[发明专利]数字逻辑电路

说明书

技术领域

本发明涉及利用半导体电路实现的数字逻辑电路，更具体地说，涉及一种利用CMOS结构实现的与非逻辑电路以及一种利用CMOS结构实现的或非逻辑电路。

背景技术

随着电子产品的更新换代，电子产品对数字逻辑电路的要求越来越高。数字电路设计中，与非(NAND)逻辑电路以及或非(NOR)逻辑电路均是数字逻辑电路中的最常用的基本逻辑电路。在集成电路设计和制作过程中，为了实现大规模的数字逻辑，简单说来，通常首先采用VERILOG之类的硬件描述语言进行逻辑设计，随后根据设计好的进行版图设计。

在数字电路中，CMOS(互补金属氧化物半导体场效应晶体管)结构是数字逻辑广泛采用的结构。图1示出了现有技术中普遍采用的的CMOS结构的纵向截面图。如图1所示，NMOS和PMOS在图1的水平方向上并排布置。图1中，在半导体衬底100上布置的以隔离结构隔开的n型掺杂阱102、p型掺杂阱104中，分别形成了由参考标号108示出的PMOS以及由参考标号110示出的NMOS；n型掺杂阱102的两侧形成了p型源极区域/漏极区域128a；p型掺杂阱110两侧形成了n型源极区域/漏极区域128b；源极区域和漏极区域的栅极电极之间即栅极区域，栅极区域上布置有栅极氧化层，栅极氧化层上布置有金属，从而形成分别由参考标号114a、114b所表示的栅极电极。

实际上，数字集成电路中，多个这种CMOS结构排列成相互对齐的多排，以形成一个CMOS结构矩阵。这样，就可以通过对多个CMOS结构进行连线来对数字逻辑进行编辑。

但是，随着集成电路集成度的提高，电子产品越来越向高密度以及高性能发展，因此，在很多新的集成电路应用中，希望开发出体积更小且性能更佳的数字逻辑电路结构，尤其是与非逻辑电路以及或非逻辑电路。

发明内容

本发明的目的是提供一种体积更小且性能更佳的数字逻辑电路。为了实现该目的，根据本发明的所述数字逻辑电路包括：第一绝缘体上硅CMOS结构，其中，所述第一绝缘体上硅CMOS结构包括布置在绝缘体上的第一栅极区域、第一p型源极区域、第一n型源极区域、第一p型漏极区域、第一n型漏极区域；其中，围绕第一栅极区域依次布置第一p型源极区域、第一n型源极区域、第一p型漏极区域、第一n型漏极区域；以及第二绝缘体上硅CMOS结构，其中，所述第二绝缘体上硅CMOS结构包括布置在绝缘体上的第二栅极区域、第二p型源极区域、第二n型源极区域、第二p型漏极区域、第二n型漏极区域；其中，围绕第二栅极区域依次布置第二p型源极区域、第二n型源极区域、第二p型漏极区域、第二n型漏极区域。

本发明通过利用CMOS结构而减小了器件结构，并改进了器件性能；此外布置在绝缘体上的CMOS结构的应用简化了数字逻辑电路的布线结构，尤其是在大规模的数字电路布线中，绝缘体上硅结构的CMOS极大简化了数字逻辑电路的布线。

上述数字逻辑电路中，第一栅极区域、第一n型源极区域、以及第一n型漏极区域形成了一个NMOS；第一栅极区域、第一p型源极区域、以及第一p型漏极区域形成了一个PMOS；第二栅极区域、第二n型源极区域、以及第二n型漏极区域形成了一个NMOS；第二栅极区域、第二p型源极区域、以及第二p型漏极区域形成了一个PMOS。

上述数字逻辑电路中，所述第一n型源极区域、所述第一n型漏极区域、所述第二n型源极区域、以及所述第二n型漏极区域被布置在一条直线上，或者所述第一p型源极区域、所述第一p型漏极区域、所述第二p型源极区域、以及所述第二p型漏极区域被布置在一条直线上。

这样就可以很方便地为了连接为与非逻辑电路或者或非逻辑电路而对CMOS结构进行金属线的布线。

上述数字逻辑电路中，第一p型源极区域和第二p型源极区域分别通过各自的电极而连接至电源；第一n型源极区域和第二n型漏极区域分别通过各自的电极相互连接；第二n型源极区域接地；并且第一n型漏极区域、第一p型漏极区域、第二p型漏极区域分别通过各自的电极而连接至输出电极。这样就形成了一个具有两个输入端(两个CMOS的栅极)的与非逻辑电路。

上述数字逻辑电路中，第一n型漏极区域、第二n型漏极区域和第二p型漏极区域分别通过各自的电极而连接至输出电极；第一p型源极区域连接至电源；第一n型源极区域和第二n型源极区域分别通过各自的电极而接地；第一p型漏极区域和第二p型源极区域互连。这样就形成了一个具有两个输入端(两个CMOS的栅极)的或非逻辑电路。