[发明专利]Turbo码速率匹配方法及装置

说明书

技术领域

本发明涉及通信领域，具体而言，涉及一种适合ASIC(Application Specific Intergrated Circuit，专用集成电路)的Turbo码速率匹配方法及装置。

背景技术

随着移动通信的迅猛发展，人们对移动通信的质量及其提供的业务类型要求越来越高，LTE(Long Term Evolution，长期演进)是3G(第三代移动通信)的演进，是3GPP(3^rd Generation Partnership Project)组织提出的无线传输技术标准，它不但可以提供高质量的话音服务，而且能够提供多媒体业务。

在LTE系统中，为了提高上下行链路接收质量，采用了OFDM(Orthogonal Frequency Division Multiplexing，正交频分复用)、MIMO(Multiple-Input Multiple-Out-put，多输入多输出)、Turbo编码等技术。对于基站的发送端，速率匹配是非常重要的一个步骤，用以完成Turbo编码输出后的数据与信道上允许发送的数据的相互匹配的功能。其中，速率匹配模块和过程在基站业务信道发射端中的位置如图1所示。

LTE系统中的速率匹配是一种有限长度循环缓存速率匹配，这种速率匹配码率变换灵活、解速率匹配简单，速率匹配的过程如图2所示。该速率匹配首先对Turbo编码输出的三路数据，分别进行子块交织，该子块交织为一个行列矩阵交织，先按行写入再进行列变换，最后按列依次读出，整个矩阵写不满时在前面补NULL；接着，经过比特搜集模块将三路数据合成一路数据，这一路数据的前1/3为第一路数据，接着后两路数据依次交替构成后2/3数据，从而构成一个虚拟的循环缓存器；最后，经过比特搜集与裁剪得到输出数据，从循环缓存器中的某一位置k₀开始循环发送直到数目满足要求，中间遇到NULL时跳过。

当前技术中，大多数速率匹配采用双口RAM(Random-Access Memory，随机存取存储器)以串行方式实现子块交织。但是，双口RAM电路面积比较大，尤其对于以追求轻巧简便为目的的ASIC来说，不易于ASIC的实现。

发明内容

本发明的主要目的在于提供一种Turbo码速率匹配方法及装置，以解决上述的相关技术中，速率匹配采用双口RAM实现子块交织时，因为双口RAM电路面积比较大，而造成的不易于ASIC实现的问题。

根据本发明的一个方面，提供了一种Turbo码速率匹配方法，包括：使用多个单口随机存取存储器RAM并行存储交织后的Turbo编码数据；根据Turbo编码数据进行速率匹配。

根据本发明的另一方面，提供了一种Turbo码速率匹配装置，包括：存储模块，用于使用多个单口随机存取存储器RAM并行存储交织后的Turbo编码数据；匹配模块，用于根据Turbo编码数据进行速率匹配。

通过本发明，采用使用多个单口随机存取存储器RAM并行存储交织后的Turbo编码数据，根据Turbo编码数据进行速率匹配，解决了相关技术中，速率匹配采用双口RAM实现子块交织时，因为双口RAM电路面积比较大，而造成的不易于ASIC实现的问题，因为单口RAM电路面积小，比较适合ASIC实现，并且，单口RAM易于用寄存器组进行替换，实现方法简单、延时小、资源占用少。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据相关技术的一种Turbo码速率匹配在LTE基站业务信道发送端中的位置示意图；

图2是根据相关技术的一种LTE中Turbo码速率匹配的流程图；

图3是根据本发明实施例的一种Turbo码速率匹配方法的步骤流程图；

图4是根据本发明实施例的另一种Turbo码速率匹配方法的步骤流程图；

图5是根据本发明实施例的一种Turbo码的系统位的存储方式示意图；

图6是根据本发明实施例的一种Turbo码的校验位0的存储方式示意图；

图7是根据本发明实施例的一种Turbo码的校验位1的存储方式示意图；

图8是根据本发明实施例的一种使用子RAM存储Turbo码的系统位的存储方式示意图；

图9是根据本发明实施例的一种使用子RAM存储Turbo码的校验位的存储方式示意图；