[发明专利]具有垂直单元的半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2009年12月30日提交的韩国专利申请No.10-2009-0134732的优先权，本文通过全面引用包含该申请的全部内容。

技术领域

本发明的示例性实施方式涉及一种半导体器件，更具体而言，涉及一种包含垂直单元的半导体器件及其制造方法。

背景技术

由于某些效应，例如MOS晶体管的短沟道效应，对于普通的平面单元来说可能难以获得充分的有源区。因此，在可以将单元形成得多小的方面可能存在限制。

作为另一种选择，近来提出了一种包括垂直栅的垂直单元。

图1A是图示一种现有的半导体器件的立体图，图1B是这种现有的半导体器件的平面图，其中示出了垂直栅、掩埋位线和字线。

参照图1A和图1B，可以在衬底11之上形成有源柱12，可以围绕有源柱12的侧壁形成垂直栅15。可以在衬底11中通过离子注入来形成掩埋位线16A和16B。另外，可以在垂直栅15和有源柱12之间形成栅绝缘层17，可以在有源柱12的顶上形成保护层13，可以在有源柱12的侧壁以及保护层13的侧壁上形成覆盖层14。另外，保护层13可以包括氮化物层。另外，相邻的垂直栅15可以通过字线18相互耦接。

根据上述现有的垂直单元技术，因为与有源区相对应的有源柱的尺寸相对地小，因此可能难以形成垂直单元。

发明内容

本发明的示例性实施方式涉及一种可以增加单元密度的半导体器件及其制造方法。

本发明的其他示例性实施方式涉及可以获得更小的设计规则的半导体器件及其制造方法。

根据本发明的一个示例性实施方式，半导体衬底的制造方法包括以下步骤：通过在衬底之上形成器件隔离层来限定有源区；形成第一沟槽，所述第一沟槽将有源区划分为第一有源区和第二有源区；形成填充第一沟槽的一部分的掩埋位线；形成间隙填充层，所述间隙填充层将在所述掩埋位线之上的所述第一沟槽的上部部分间隙填充；通过沿着与所述掩埋位线相交叉的方向刻蚀所述间隙填充层和器件隔离层来形成第二沟槽；以及形成填充所述第二沟槽的第一掩埋字线和第二掩埋字线，其中第一掩埋字线和第二掩埋字线分别围绕第一有源区的侧壁和第二有源区的侧壁而被成形。

根据本发明的另一个示例性实施方式，半导体器件包括以下结构：利用沟槽彼此分离的第一有源区和第二有源区；填充沟槽的一部分的掩埋位线；围绕第一有源区的侧壁成形的第一掩埋字线；以及围绕第二有源区的侧壁成形的第二掩埋字线。

附图说明

图1A是现有的半导体器件的立体图。

图1B是现有的半导体器件的平面图，其中示出了垂直栅、掩埋位线和字线。

图2A是根据本发明的一个示例性实施方式的半导体器件的平面图。

图2B是根据本发明的一个示例性实施方式的半导体器件的立体图。

图2C是图2A的半导体器件沿线A-A’截取的截面图。

图2D是图2A的半导体器件沿线B-B’截取的截面图。

图3A至图3J是根据本发明的一个示例性实施方式的制造半导体器件的方法的平面图。

图4A、图4C、图4E、图4G、图4I、图4K、图4M、图4O、图4Q和图4S是图3A至图3J的半导体器件沿线A-A’截取的截面图。

图4B、图4D、图4F、图4H、图4J、图4L、图4N、图4P、图4R和图4T是图3A至图3J的半导体器件沿线B-B’截取的截面图。

图5是根据本发明的一个示例性实施方式制造的半导体器件的单元阵列的平面图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施方式。但是，本发明可以以不同的方式实施，而不应解释为限于本文所提出的实施方式。相反，提供这些实施方式是为了更彻底和完整的公开，并向本领域技术人员充分传达本发明的范围。在本说明书中，相似的附图标记在本发明的不同附图和实施方式中表示相似的部分。

附图并非按比例绘制，并且在某些情况下，为清楚表述实施方式的特征，可能将比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示所述第一层直接形成在所述第二层或所述衬底上的情况，还表示在所述第一层与所述第二层或所述衬底之间存在第三层的情况。

图2A是根据本发明的一个示例性实施方式的半导体器件的平面图。图2B是根据本发明的一个示例性实施方式的半导体器件的立体图。图2C是图2A的半导体器件沿线A-A’截取的截面图。图2D是图2A的半导体器件沿线B-B’截取的截面图。