[发明专利]一种基于FPGA的键相倍频方法及装置

权利要求书

1.一种基于FPGA的键相倍频方法，其特征在于包括用硬件描述语言VHDL编程并被集成到一片FPGA中的方波处理器(1)、加法计数器(2)、线性预测器(3)、除法器(5)、键相倍数存放器(6)、锁存器(7)和减法计数器(8)，其键相倍频的实现步骤如下：

1)加法计数器(2)在时钟信号的触发下一直计数，当调理后的频率为f_key的键相信号经方波处理器(1)处理后变成一个标准宽度的方波信号，该标准方波信号的上升沿触发加法计数器(2)的计数值锁存及清零；

2)线性预测器根据加法计数器(2)计数得到的键相信号周期值来预测得到下一键相信号周期的预测值P，该预测值作为除法器(5)的输入；

3)键相倍数存放器(3)保存有键相倍数2^k，除法器(5)将预测值P整除该键相倍数2^k，所得商值由锁存器(7)锁存，k为正整数；

4)减法计数器(8)在时钟信号触发下一直工作，减法计数器(8)的计数模值来自锁存器(7)，减法计数器(8)的溢出信号即为倍频信号，其频率为2^k·f_key。

2.如权利要求1所述的基于FPGA的键相倍频方法，其特征在于，所述下一键相信号周期预测值的预测方法为：

1/f_key2＝2/f_key1-1/f_key0，

其中，1/f_key1为当前键相信号周期值，1/f_key0为上一次键相信号周期值0，1/f_key2即为下一次键相信号周期的预测值P。

3.如权利要求1所述的基于FPGA的键相倍频方法，其特征在于，在线性预测器和除法器之间设有纠错器(4)，在键相信号周期预测值P被送入除法器(5)前，纠错器(4)对该预测值的正确性进行判断，当该预测值出现异常时，对该预测值进行纠正。

4.如权利要求3所述的基于FPGA的键相倍频方法，其特征在于，对所述键相信号周期预测值P的判断和纠正方法如下：

当前一次的键相信号周期预测值增量和当前键相信号周期预测值增量差小于设定的阀值时，则该预测值P有效，送入除法器(5)作除法运算；

否则，丢弃该预测值P，使用上一键相信号周期的预测值，送入除法器(5)作除法运算。

5.如权利要求1-4任一项所述的基于FPGA的键相倍频方法，其特征在于，键相倍数存放器(6)中的键相倍频数2^k由配置寄存器来配置。

6.一种基于FPGA的键相倍频器，其特征在于包括用硬件描述语言VHDL编程并被集成到一片FPGA中的方波处理器(1)、加法计数器(2)、线性预测器(3)、除法器(5)、键相倍数存放器(6)、锁存器(7)和减法计数器(8)；加法计数器(2)在时钟信号的触发下一直计数，当调理后的频率为f_key的键相信号经方波处理器(1)处理后变成一个标准宽度的方波信号，该标准方波信号的上升沿触发加法计数器(2)的计数值锁存及清零；线性预测器用于根据加法计数器(2)计数得到的键相信号周期值来预测得到下一键相信号周期的预测值P，所述预测值作为除法器(5)的输入；除法器(5)用于将预测值P整除该键相倍数2^k，所得商值由锁存器(7)锁存，k为正整数；减法计数器(8)在时钟信号触发下一直工作，减法计数器(8)的计数模值来自锁存器(7)，减法计数器(8)的溢出信号即为倍频信号，其频率为2^k·f_key。

7.如权利要求6所述的基于FPGA的键相倍频器，其特征在于：所述下一键相信号周期预测值P通过下述预测方法得到：

1/f_key2＝2/f_key1-1/f_key0，

其中，1/f_key1为当前键相信号周期值，1/f_key0为上一次键相信号周期值，1/f_key2即为下一次键相信号周期的预测值。