[发明专利]结构化电路仿真系统及其时钟基准的选择方法和装置

说明书

技术领域

本发明涉及电信技术领域的基于分组网的电路仿真(CESoP，Circuit Emulation Service over Packet)技术，更具体的说，涉及一种结构化电路仿真系统及其时钟基准的选择方法和装置。

背景技术

随着IP技术的高速发展和数据业务的激增，电信网络的IP化逐渐成为未来发展的必然趋势。然而传统的基于电路交换的时分复用(TDM，Time Division Multiplexing)业务网络仍然大量现实的存在。如何在新一代的分组交换网络(PSN，Packet Switch Network)上承载传统的TDM业务是目前电信网络发展中必须要解决的问题。基于分组网的电路仿真(CESoP)技术就是一种很好的解决方案。

CESoP分为非结构化的电路仿真技术及结构化的电路仿真技术。非结构化的仿真技术是把E1/T1等TDM比特流在PSN网络上透明传递，不识别帧格式。一个TDM接口对应1条PW(Pseudo Wire)伪线，各个TDM接口的时钟可以是相互独立的。而结构化仿真技术是在时隙化电路之后进行的仿真，需要识别E1/T1等的帧结构，可以N*64K时隙对应1条PW伪线。由于可能存在时隙交叉，要求各个TDM接口的时钟必须同源同相。因此存在一个时钟基准的选择问题。

现有技术中存在可以提供CESoP技术，且支持非结构化仿真和支持结构化仿真的芯片。该芯片在结构化仿真模式下，可支持从E1/T1线路侧提取时钟作为时钟基准，也可支持提取从PSN侧恢复的时钟(PW时钟)作为时钟基准。并且可以选取一主一备两个时钟基准，一旦主时钟基准故障可以自动切换到备用时钟基准。但在实际应用中存在如下问题：

1)在工程上是从E1/T1线路上提取时钟还是将PSN侧恢复时钟作为时钟基准是不确定的，而该芯片的电路一旦连接好在工程现场是无法更改的；

2)在选用从PW时钟作为基准时，如果该PW业务出现故障时，该芯片会输出自由振荡的时钟，造成基准无法切换，影响全局的时钟同步。

发明内容

本发明要解决的技术问题是，提供一种可配置、高可靠的、方便灵活的时钟基准选择方法和装置，以及提供一种结构化电路仿真系统。

为了解决上述问题，本发明提供了一种结构化电路仿真系统中的时钟基准选择设备，所述时钟基准选择设备用于：

接收多路线路时钟和多路伪线(PW)时钟，从所述多路线路时钟或多路PW时钟中选择一路作为主用时钟基准输出；以及，从所述多路线路时钟或多路PW时钟中选择一路作为备用时钟基准输出。

进一步地，上述时钟基准选择设备还可具有以下特点，所述时钟基准选择设备包括中央处理器控制接口装置、线路侧时钟输出控制装置和PW侧时钟输出控制装置和时钟选择装置，其中：

所述中央处理器控制接口装置，与外部中央处理器相连，用于接收中央处理器的控制信号，控制所述时钟基准选择设备其余各装置；

所述线路侧时钟输出控制装置，用于接收所述多路线路时钟输入，根据所述中央处理器控制接口装置的控制，输出或不输出所述线路时钟至所述时钟选择装置；

所述PW侧时钟输出控制装置，用于接收所述多路PW时钟输入，根据所述中央处理器控制接口装置的控制，输出或不输出所述PW时钟至所述时钟选择装置；

所述时钟选择装置，用于接收所述线路侧时钟输出控制装置输出的线路时钟和所述PW侧时钟输出控制装置输出的PW时钟，选择选择一路作为主用时钟基准输出，选择一路作为备用时钟基准输出。

进一步地，上述时钟基准选择设备还可具有以下特点，所述中央处理器控制接口装置，用于当所述线路时钟输入的业务状态异常时，控制所述线路侧时钟输出控制装置不输出所述线路时钟；当所述PW时钟输入的业务状态异常时，控制所述PW侧时钟输出控制装置不输出所述线路时钟。

进一步地，上述时钟基准选择设备还可具有以下特点，所述时钟选择装置包括：线路侧主用时钟基准选择装置、线路侧备用时钟基准选择装置、伪线(PW)侧主用时钟基准选择装置、PW侧备用时钟基准选择装置、主用时钟选择装置和备用时钟选择装置，其中：

所述线路侧主用时钟基准选择装置，与所述线路侧时钟输出控制装置相连，用于根据中央处理器控制接口装置的控制，从所述线路侧时钟输出控制装置输出的线路时钟中选择一路作为线路侧主用时钟基准输出；

所述线路侧备用时钟基准选择装置，与所述线路侧时钟输出控制装置相连，用于根据中央处理器控制接口装置的控制，从所述线路侧时钟输出控制装置输出的线路时钟中选择一路作为线路侧备用时钟基准输出；