[发明专利]半导体器件结构及其制造方法

说明书

技术领域

本发明涉及半导体设计及制造技术领域，特别涉及一种能够增强沟道应力的半导体器件结构及其制造方法。

背景技术

随着半导体器件结构的不断缩小，沟道区载流子的迁移率受到很大的影响。为了能够改善沟道区载流子的迁移率，一种常用的办法就是利用应力工程，例如可以在源/漏区结构或器件结构上方的层间介质层中施加应力。对于pMOSFET(p型金属氧化物半导体场效应晶体管)需要在沟道区中施加压应力，对于nMOSFET(n型金属氧化物半导体场效应晶体管)需要在沟道区中施加拉应力。

现有技术中，在沟道区中施加应力的常规方式如图1所示：在形成栅堆叠100、源/漏区200以及其上的金属硅化物(图中未示出)之后，依次淀积应力氮化物层300和其它介质层400(例如氧化物层)。其中，对于pMOSFET，应力氮化物层300具有压应力，对于nMOSFET，应力氮化物层300具有拉应力，从而能够分别对pMOSFET的沟道两侧施加压应力或者对nMOSFET的沟道两侧施加拉应力。可以通过控制淀积过程的工艺参数形成氮化物层的应力。然后刻蚀氧化物层400和应力氮化物层300至金属硅化物以形成接触孔，接着在接触孔中填充金属或其它导电材料以形成金属塞500。现有技术的问题在于，形成金属塞的过程会导致预先形成的应力氮化物层内部的应力削弱或完全损耗，而且，随着栅堆叠的高度和间距的减小，这种应力损耗效应会越来越明显。

发明内容

本发明的目的旨在至少解决上述技术问题之一，特别是解决先形成的应力氮化物层的内部应力由于后续金属塞的形成而被削弱的问题。

为达到上述目的，本发明一方面提出了一种半导体器件结构，包括：半导体衬底；沟道区，形成于半导体衬底上；栅极区，形成于沟道区上；源/漏区，形成于沟道区两侧；金属塞，与栅极区或源/漏区接触；介质层，围绕金属塞形成，并且从金属塞的底部到顶部，介质层是一次成型的。

优选地，介质层的材料具有应力，例如对于pMOSFET，介质层具有压应力，对于nMOSFET，介质层具有拉应力。介质层的材料可以包括应力氮化物。

优选地，介质层的材料可以包括低k介质材料，例如可以是SiO₂、SiOF、SiCOH、SiO、SiCO、SiCON、SiON、PSG和BPSG中的一种或多种的组合。

可选地，源/漏区嵌入于半导体衬底形成；或源/漏区为提升型源/漏区(raised S/D)。对于pMOSFET，源/漏区可以由SiGe形成，对于nMOSFET，源/漏区可以由Si:C形成。

优选地，其中栅极区的外侧与介质层直接接触，能够减小栅极寄生电容。

在本发明的一个实施例中，只有源/漏区上与金属塞接触，并且所述金属塞与栅极区等高。因此本发明的实施例可以兼容双接触孔形成工艺。

本发明另一方面提出一种上述半导体器件结构的形成方法，包括以下步骤：提供半导体衬底；在半导体衬底上形成栅极区以及栅极区外侧的侧墙；在栅极区的两侧形成源/漏区；在半导体衬底上与栅极区或源/漏区对应形成金属塞；在半导体衬底上形成第一介质层，以使金属塞的底部到顶部被第一介质层环绕。

优选地，栅极区由牺牲栅极形成；则在形成侧墙之后，方法进一步包括：将牺牲栅极去除以在侧墙内形成开口；以及在开口中形成替代栅极。其中，在开口中形成替代栅极之前，可以进一步包括：在开口中形成栅介质层。

优选地，在半导体衬底上与所述栅极区和源/漏区对应形成金属塞包括：在半导体衬底上形成第二介质层；在第二介质层中，与栅极区或源/漏区对应形成接触孔，并在接触孔内填充金属形成金属塞；将第二介质层去除。在本发明的一个实施例中，仅与源/漏区对应形成接触孔，在所述接触孔内填充金属形成金属塞，并且形成的接触孔与所述栅极区等高。因此本发明的实施例还可以兼容双接触孔形成工艺。

形成第一介质层的方法可以包括：采用等离子体增强化学气相淀积形成具有应力的第一介质层。对于pMOSFET，第一介质层具有压应力，对于nMOSFET，第一介质层具有拉应力。

第一介质层的材料可以包括低k介质材料，例如可以是SiO₂、SiOF、SiCOH、SiO、SiCO、SiCON、SiON、PSG和BPSG中的一种或多种的组合。

其中形成源/漏区的方法可以包括：在侧墙的外侧刻蚀半导体衬底形成凹槽；以及在凹槽中外延形成源/漏区。其中，对于pMOSFET，源/漏区可以由SiGe形成，对于nMOSFET，源/漏区可以由Si:C形成。

可选地，可以形成提升型源/漏区。