[发明专利]用于半导体晶体管的垂直鳍状结构及其制造方法

说明书

技术领域

本发明涉及集成电路，且尤其涉及鳍型场效应晶体管(FinFET)装置和/或具有一鳍型结构(fin structure)的多重栅场效应晶体管(multigate FET)装置。

背景技术

随着集成电路装置尺寸的更为降低，目前存在有数个方法以持续地改善半导体装置的表现。方法之一采用应变工程(strain engineering)。其可借借由调变位于晶体管的沟道内的应变而达成其表现的改善情形，例如为改善了电子迁移率(或空穴迁移率)且进而改善了通过该沟道的导电率(conductivity)。

互补型金属氧化物半导体(下称CMOS)技术中，对于不同类型的应变，P型金属氧化物半导体(下称PMOS)与N型金属氧化物半导体(NMOS)表现出不同的反应。更明确地，于沟道处施加压缩应变(compressive strain)时，可得到PMOS的最佳表现，而NMOS则由拉伸应变(tensile strain)而得到改善。举例来说，由例如Si_0.3Ge_0.7的任一摩尔比率的硅与锗所组成的硅锗(Si_1-xGe_x)材料通常可用于集成电路内，以作为用于CMOS晶体管的应变硅的应变诱导膜层(即应变体stressor)。

应变硅为一硅膜层，其内的硅原子经过伸展至其正常原子距以外的范围。举例来说，上述情形可借由将一硅层放置于一硅锗层之上。当硅层内的原子对准于下方的硅锗层之后，由于硅锗层内的原子相较块状硅结晶物的原子将更为分开，因此硅层内原子间的连结情形将更为延展，进而形成了应变硅。

另一方法为采用多重栅(multigate)装置。多重栅装置或多重栅场效应晶体管(MuGFET)指于单一装置内使用了多于一个栅极(gate)的金属氧化物半导体晶体管。此些多重栅极可为一单一栅电极(gate electrode)所控制且此多重栅极的表面则电性地扮演了单一栅极，或者其也可借由各别的栅电极所控制。采用了独立栅电极的多重栅装置则有时可称之为多重独立栅场效应晶体管(MIGFET)。

于一多重栅结构内，沟道为位于多重表面上的多于一个的栅极所环绕，因而表现出了对于“关状态(off-state)”漏电流的较佳有效抑制情形。多重栅也有助于增加于“开状态(on state)”的电流，即所谓的驱动电流(drivecurrent)。介于开/关状态间的越高对比与更较低漏电流导致了较低的能量损耗与较佳的装置表现。非平面装置也可较公知平面晶体管来的更小，因而有助于更小的整体集成电路内形成更高的晶体管密度。

除了上述方法之外，仍需要包括更高载流子迁移率的其他更佳改善与更佳表现。特别地，需要借由硅锗/硅应变装置所达成的更高应变情形，然而高应变的锗装置的制作极为不易。此外，介于栅介电物与NMOS装置内的锗材料间的不良界面情形也为问题之一。

如此，便需要用于较佳装置的包括较高的载流子迁移率与介于栅介电物与NMOS装置的锗材料间的较佳界面的新的结构与方法。

发明内容

有鉴于此，本发明提供了一种半导体晶体管的垂直鳍状结构及其制造方法，借以解决上述公知问题。

依据一实施例，本发明提供了一种半导体晶体管的垂直鳍状结构，包括：

一半导体基板；一鳍型层，位于该半导体基板的顶部；以及一上盖层，覆盖该鳍型层，其中该半导体基板包括一IV族半导体材料，该鳍型层包括一IV族半导体材料，该上盖层包括一III-V族半导体化合物，该鳍型层作为该半导体晶体管的沟道层，而该沟道层施加应变至该鳍型层之上以增加通过该沟道区的迁移率。

依据另一实施例，本发明提供了一种半导体晶体管的垂直鳍状结构的制造方法，包括：

提供一半导体基板，其中该半导体基板包括一IV族半导体材料；沉积一鳍型层于该半导体基板的顶部上，其中该鳍型层包括了IV族半导体材料且作为该半导体晶体管的一沟道；以及沉积一上盖层于该鳍型层之上，其中该上盖层包括III-V族半导体化合物且施加应变于该鳍型层之上以增加通过该沟道的迁移率。

依据又一实施例，本发明提供了一种半导体晶体管的垂直鳍状结构，包括：