[发明专利]一种基于CLB总线的存储器接口方法

说明书

技术领域

本发明涉及一种基于CLB总线的存储器接口方法。

背景技术

在嵌入式芯片设计中，存储器通常会挂接在系统总线上作为数据或者变量的存储空间。从应用形态上来说，主设备，总线，存储器接口和存储器可以同时都在一个芯片上，也可以一个或者几个设备在同一块芯片上另外一个或几个设备在FPGA上，同时由于各个制造工艺存在差别，这就造成了存储器需要有比较灵活的接口连接在系统总线上。随着技术的不断发展，对存储器的读写从速度上要求越来越高，所以特别是对于高速存储器的读写要求更为严格。

对于苏州国芯科技有限公司C*CORE系列32位微处理器总线(CLB总线)，其对存储器的接口技术都采用下降沿模式。其操作时序图如图1所示。当总线的运行时钟和存储器时钟相同或低于存储器时钟时，则此种接口模式CPU对存储器的读和写都能在一个时钟周期内完成。如图1所示，mclk是总线时钟信号，memclk是存储器的时钟信号，存储器均是上升沿触发，所以CLB总线时钟(mclk)的下降沿作为存储器有效时钟沿。

图1中信号DO和DI分别为存储器的数据输出端和数据输入端，信号p_data_out和p_data_in分别为CPU的数据输出端和数据输入端。信号A为CPU对存储器进行读写的地址信号。

当CPU对存储器进行读操作时，在T0时刻，即总线时钟的第一个上升沿，判断存在有读操作要求rd1，则锁存地址和p_rw_b等传输性信号，并产生控制信号，然后把控制信号和锁存地址一并传递给存储器。在T01时刻，即总线时钟的下降沿，输出数据很快到达存储器的数据输出端DO，经过一段时间的线路延迟，在下个总线时钟上升沿(T1)到来之前到达CPU的数据输入端p_data_in。其数据传输时间如图1中R1所示。

同理，当CPU对存储器进行写操作时，在T1时刻，即总线时钟的第二个上升沿，判断存在有写操作要求wt2，被写数据从CPU的输出端口p_data_out准备好后，经过一段时间的线路延迟，在下一个总线时钟下降沿T02时刻到来之前到达存储器的数据输入端口DI，并满足存储器对数据建立时间的要求。其数据传输时间如图1中W1所示。

当总线的运行时钟远远高于存储器时钟时，就会没有足够的时间读取数据从存储器到CPU或者没有足够的时间写数据从CPU到存储器，所以CPU对存储器的读或者写操作不可能在一个操作周期内完成。

图2所示即是总线时钟高速读存储器时序图。在高速状态下，即总线时钟高于存储器时钟时，在T01时刻，输出数据到达存储器的输出端口DO，并经过线路延迟到达CPU的数据输入端p_data_in时，不可能在下一个时钟上升沿T1之前。如图2中所示，数据到达CPU端口时，已在时钟上升沿T1之后，所以不可能在R1时间段内完成数据的读取数据传输。对于写操作，亦是如此。

为了完成高速总线时钟对存储器的读写，现有技术通常的做法是，在两次读(写)操作之间插入一个等待周期。具体操作时序图如图3所示。图3为下降沿触发的高速存储器接口时序图。读操作rd1和写操作wt2均未能在一个时钟周期内完成。T1～T2为执行读操作rd1时插入的等待周期；T3～T4为执行写操作时插入的等待周期。图3中所示的下降沿触发的高速存储器接口方式虽然实现的高速读写，满足了高频率的要求，但是它每一次对存储器的读(写)操作都要占用两个时钟周期，这在实际上并没有提高多少工作效率。

当CPU对存储器进行高速读写操作时，频率一般都能达到上百兆赫兹甚至更高。速度的提高往往要求工作效率随之提高，CPU对存储器的读写操作往往是频繁更换的，因此如何既可以满足高频率，又可以提高工作效率，减少等待周期个数，成为本领域技术人员努力的方向。

发明内容

本发明目的是提供一种基于CLB总线的存储器接口方法，该存储器接口方法在实现对存储器的高速读或写操作同时，有效减少了等待周期的个数，提高了时钟利用率。

为达到上述目的，本发明采用的技术方案是：

一种基于CLB总线的存储器接口方法，包括：

在总线时钟的上升沿，处理器发送读或写操作请求，总线并锁存来自处理器的地址信号、控制信号获得第一锁存信号，且产生存储器使能信号；同时将该地址信号和控制信号传输给存储器的输入端；

在所述总线时钟的上升沿后相邻的下降沿再次锁存地址和控制信号获得第二锁存信号，此时存储器根据所述存储器使能信号产生存储器时钟，该存储器时钟的下降沿与所述总线时钟的下降沿同步；同时存储器接收来自总线第一锁存信号或第二锁存信号；