[发明专利]微处理器以及相关储存方法

权利要求书

1.一种微处理器，包括：

一队列，包括多个项目，每一上述项目用以保留一储存指令的储存信息，其中上述储存信息指定用以计算一储存地址的多个操作数的来源，其中上述储存指令指定欲储存至上述储存地址所定义的一存储器位置的储存数据；以及

一控制逻辑单元，耦接至上述队列，用以接收一载入指令，上述载入指令包括指定用以计算一载入地址的多个操作数的来源的载入信息，其中上述控制逻辑单元用以检测到上述载入信息符合保留在上述队列项目的其中一有效项目中的上述储存信息，并且相应地预测上述微处理器应转送由储存信息符合上述载入信息的上述储存指令所指定的上述储存数据至上述载入指令。

2.如权利要求1所述的微处理器，其中上述控制逻辑单元用以预测上述微处理器于上述微处理器计算上述载入地址之前，转送上述储存数据至上述载入指令。

3.如权利要求1所述的微处理器，其中上述队列用以维持多个上述储存指令的每一个，其中若上述控制逻辑单元检测到上述载入信息符合保留在上述队列的一个以上的有效项目中的上述储存信息，上述控制逻辑单元预测上述微处理器应转送由储存信息符合上述载入信息的最新上述储存指令所指定的上述储存数据至上述载入指令。

4.如权利要求1所述的微处理器，其中每一上述队列的上述项目用以保留上述储存指令的一重排序缓冲器索引，其中上述控制逻辑单元用以藉由输出储存信息符合上述载入信息的上述储存指令的上述重排序缓冲器索引，预测到上述微处理器应转送由储存信息符合上述载入信息的上述储存指令所指定的上述储存数据至上述载入指令。

5.如权利要求4所述的微处理器，还包括：

一载入单元，用以执行该载入指令；以及

一储存队列，耦接至该载入单元，用以为多个储存指令的每一个保留等待被写入至存储器的储存数据，其中该储存队列用以判断上述控制逻辑单元所预测的该储存指令的该重排序缓冲器索引是否符合该储存队列的该储存指令的任一个的一有效重排序缓冲器索引，并且用以转送该储存指令中的最新一个的该储存数据至该载入单元，其中该最新一个的有效重排序缓冲器索引符合该预测的重排序缓冲器索引。

6.如权利要求5所述的微处理器，其中上述储存队列用以判断上述控制逻辑单元所预测的该储存指令的该重排序缓冲器索引是否符合该储存队列的该储存指令的任一个的一有效重排序缓冲器索引，其大致地与该载入单元利用由该载入信息所指定的来源的该操作数计算该载入地址同时发生。

7.如权利要求1所述的微处理器，其中上述储存信息以及上述载入信息包括该微处理器的一寄存器的至少一识别符，该识别符保留用以计算该储存地址的一来源操作数。

8.如权利要求7所述的微处理器，其中上述储存信息以及上述载入信息还包括用以计算该储存地址的一位移。

9.如权利要求1所述的微处理器，其中上述控制逻辑单元用以依程序顺序接收指令，其中对上述控制逻辑单元所接收的每一储存指令，上述控制逻辑单元为该储存指令配置该队列中的该项目的其中一个，并填入该配置的项目的该储存信息。

10.如权利要求9所述的微处理器，其中上述控制逻辑单元用以在填入该储存信息之后将该配置的项目标记为有效。

11.如权利要求10所述的微处理器，其中相应于接收一指令，上述控制逻辑单元用以将一个或多个该队列项目的每一个标记为无效，其中该指令修改一个或多个由一个或多个该队列项目所指定的操作数的来源。

12.如权利要求1所述的微处理器，其中相应于上述队列中的上述多个储存指令的其中一个被引退，上述控制逻辑单元用以将上述被引退的储存指令的上述队列项目标记为无效。