[发明专利]移相掩模板结构及其制造方法

说明书

技术领域

本发明涉及集成电路制造工艺技术领域，特别涉及一种移相掩模板结构及其制造方法。

背景技术

光刻技术伴随集成电路制造工艺的不断进步，线宽的不断缩小，半导体器件的面积正变得越来越小，半导体的布局已经从普通的单一功能分离器件，演变成整合高密度多功能的集成电路；由最初的IC(集成电路)随后到LSI(大规模集成电路)，VLSI(超大规模集成电路)，直至今天的ULSI(特大规模集成电路)，器件的面积进一步缩小，功能更为全面强大。考虑到工艺研发的复杂性，长期性和高昂的成本等等不利因素的制约，如何在现有技术水平的基础上进一步提高器件的集成密度，缩小芯片的面积，在同一枚硅片上尽可能多的得到有效的芯片数，从而提高整体利益，将越来越受到芯片设计者，制造商的重视。其中光刻工艺就担负着关键的作用，对于光刻技术而言光刻设备、工艺及掩模板技术即是其中的重中之重。

对于掩模板而言，移相掩模技术是提高光刻分辨率最实用的技术之一，这项技术的原理是通过将相邻区域的相位进行180°反转，使干涉效应互相抵消，进而抵消由于线宽不断缩小而导致版图上相邻特征区域的光刻质量受光学临近效应的影响越来越大的负面影响。这项技术的关键点在于移相层能够精确的控制掩模板图形的相位，由于在制造过程中，移相层会经受刻蚀、清洗等多重损伤，而且随着技术的进步，线宽越小，对掩模板缺陷的要求也不断提高，为保证掩模板清洁，需要在出厂前后以及生产过程中进行清洁处理，但是过多的处理会降低掩模板品质，从而也降低产品质量及合格率表现。

发明内容

本发明提出一种移相掩模板结构及其制造方法，降低了制造成本而且提高掩模板性能和成品率。

为了达到上述目的，本发明提出一种移相掩模板结构，包括：

掩模板基板；

移相消光层，设置于所述掩模板基板上；

选择性外延淀积保护膜，设置于所述移相消光层上。

进一步的，所述选择性外延淀积保护膜为二氧化硅，多晶硅，碳化硅，氮氧化硅，碳氧化硅，或氮化硅。

进一步的，所述选择性外延淀积保护膜的厚度为10埃至500微米。

为了达到上述目的，本发明还提出一种移相掩模板制造方法，包括下列步骤：

提供一掩模板基板，其上形成有移相消光层，并在所述移相消光层上涂布第一光刻胶；

对所述第一光刻胶进行光刻，形成图形区，接着对所述移相消光层进行刻蚀图形区，直至露出所述掩模板基板，从而完成图形定义，之后去除第一光刻胶；

利用选择性外延生长工艺，在所述移相消光层外部形成选择性外延淀积保护膜；

在上述结构上涂布第二光刻胶，并进行光刻，从而定义选择性外延淀积保护膜的移除区域，第二光刻胶保护其余区域；

湿法刻蚀移除暴露在外的选择性外延淀积保护膜，去除第二光刻胶，并进行清洗，从而完成移相掩模板的制造。

进一步的，所述选择性外延淀积保护膜为二氧化硅，多晶硅，碳化硅，氮氧化硅，碳氧化硅，或氮化硅。

进一步的，所述选择性外延淀积保护膜的厚度为10埃至500微米。

本发明提出的移相掩模板结构及其制造方法，省略了常规掩模板使用的金属铬，降低了制造成本而且依靠选择性外延淀积技术，用对移相层(MoSi)具有高湿法刻蚀选择比的材料取代金属铬，降低二次干法刻蚀工艺操作对掩模板产生的损伤，提高掩模板性能和成品率。

附图说明

图1所示为本发明较佳实施例的移相掩模板结构示意图。

图2～图6所示为本发明较佳实施例的移相掩模板制造方法结构示意图。

具体实施方式

为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。

请参考图1，图1所示为本发明较佳实施例的移相掩模板结构示意图。本发明提出一种移相掩模板结构，包括：掩模板基板10；移相消光层20，设置于所述掩模板基板10上；选择性外延淀积保护膜30，设置于所述移相消光层20上，其中所述选择性外延淀积保护膜30为二氧化硅，多晶硅，碳化硅，氮氧化硅，碳氧化硅，或氮化硅。

进一步的，所述选择性外延淀积保护膜30的厚度为10埃至500微米。

再请参考图2～图6，图2～图6所示为本发明较佳实施例的移相掩模板制造方法结构示意图。本发明还提出一种移相掩模板制造方法，包括下列步骤：

参考图2，提供一掩模板基板1，其上形成有移相消光层2，并在所述移相消光层2上涂布第一光刻胶5；