[发明专利]一种半导体器件及其制造方法

说明书

技术领域

本发明通常涉及一种半导体器件及其制造方法，具体来说，涉及一种具有更高性能的碳纳米管接触塞的半导体器件及其制造方法。

背景技术

随着集成电路制造技术进入到32纳米及以下技术节点，CMOS工艺面临着越来越多的挑战，如栅漏电流、源漏寄生电阻、迁移率退化和短沟道效应(SCE)等。为解决上述问题，国际上主要的半导体公司和研发组织都开展了大量的研究，其中，接触塞技术也是非常关注的研究课题。

传统的接触塞填充材料是W(钨)，而随着器件尺寸的不断缩小，由于接触塞横截面积的减小及材料本身的电阻限制，接触塞的电阻值急剧增大，这使得该部分的寄生电阻对CMOS器件产生明显的退化影响。为了克服上述困难，一种可能的解决方案是采用Cu(铜)接触技术，即采用Cu为填充材料。Cu接触技术虽然解决了接触电阻值高的问题，但另一方面却带来了可靠性问题，即由于Cu扩散问题造成的器件性能下降。随着CMOS工艺的进一步发展，开发新的接触塞材料及填充工艺成为延续CMOS器件按比例缩小的一个重要推动力。其中，金属性的碳纳米管(CNT)就是比较有前景的材料之一。CNT材料不仅有很好的抗电迁移(EM)特性，而且还具有非常好的电导性和热传到性，大电流通过后不会产生热量。但是，对于CNT材料在集成电路中的应用还存在着一些挑战性问题，如CNT与其下部基底间由于较差的黏着性而产生的接触问题，纳米量级金属催化颗粒向基底扩散的问题和CNT材料间由于存在大量空隙而产生的电阻增高问题等。

因此，有必要提出一种具有更高性能的碳纳米管接触塞的半导体器件及其制造方法。

发明内容

鉴于上述问题，本发明提供了一种半导体器件，所述器件包括：半导体衬底以及其上的栅极区；形成于所述栅极区两侧的半导体衬底内的源/漏区；形成于所述栅极区两侧衬底上的层间介质层；形成于层间介质层内的接触孔以及形成于所述接触孔内、源/漏区上的接触塞，其中所述接触塞包括催化金属颗粒和其上的碳纳米管；形成于接触孔内壁与接触塞之间的阻挡扩散层。

本发明还提供了一种形成上述半导体器件的方法，所述方法包括：A、提供半导体衬底以及在其上形成的栅极区；B、在所述栅极区两侧的衬底内形成源/漏区、在所述栅极区两侧的衬底上形成层间介质层，以及在所述源/漏区上的层间介质层内形成接触孔；C、在所述接触孔内壁上形成扩散阻挡层，以及在所述扩散阻挡层上形成接触塞，其中所述接触塞包括催化金属颗粒和其上的碳纳米管。

本发明还提供了另一种形成上述半导体器件的方法，所述方法包括：A、提供半导体衬底以及在其上形成的栅极区；B、在所述栅极区两侧的衬底内形成源/漏区、在所述栅极区两侧的衬底上形成层间介质层，以及在所述源/漏区上的层间介质层内形成第一接触孔；C、在所述第一接触孔内壁上形成扩散阻挡层以及在其上形成填满所述第一接触孔的阻挡塞；D、在所述器件上形成第二层间介质层，以及在所述第二层间介质层内、阻挡塞上形成接触孔；E、在所述接触孔内壁上形成扩散阻挡层，以及在所述扩散阻挡层上形成接触塞，其中所述接触塞包括催化金属颗粒和其上的碳纳米管。

通过采用本发明所述的器件，在源/漏区上形成包括纳米级的催化金属颗粒以及其上的碳纳米管的接触塞结构，并且在接触塞与接触孔的内壁间形成扩散阻挡层，这种结构不仅可以有效地减小MOS器件中的接触塞电阻，增加接触塞和下部材料的黏着性并达到增强其附着力的目的，同时，还能减少用于碳纳米管生长的催化金属纳米颗粒向源漏极接触区的扩散。

附图说明

图1-11示出了根据本发明的第一实施例的半导体器件各个制造阶段的示意图；

图12-17示出了根据本发明第二实施例的半导体器件各个制造阶段的示意图。

具体实施方式

本发明通常涉及一种半导体器件及其制造方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。