[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及一种集成电路结构，尤其涉及一种使用预制墨印板(pre-ink-printed sheet)的集成电路的内连线结构的制造。

背景技术

为了降低集成电路尺寸及降低电路的时间延迟(RC delay)，通常会采用三维集成电路(three-dimensional integrated circuit，3DIC)及芯片堆叠，因而在三维集成电路及芯片堆叠中使用硅通孔电极(through-silicon via，TSV)。在这种情形下，硅通孔电极时常用以将芯片上的集成电路连接至芯片的背侧。另外，硅通孔电极也用于提供较短的接地路径，以透过芯片背侧(其可覆盖一接地金属层)将集成电路接地。

硅通孔电极的连接时常需要在晶片背侧形成重布局线(redistribution line，RDL)来连接硅通孔电极。公知背侧硅通孔电极连接的制造方法使用了诸如化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physicalvapor deposition，PVD)、微影工艺及蚀刻工艺等等。这些方法需要高制造成本。再者，这些方法时常需要对晶片进行高温处理，通常为200℃至400℃。因此，晶片及芯片会产生热致应力(thermally-induced stress)而导致晶片/芯片弯曲变形。再者，也可能在晶片/芯片中发生介电层破损及层离(delamination)。

发明内容

为克服上述现有技术的缺陷，在本发明一实施例中，一种半导体装置的制造方法，包括：提供一基底，其包括一导电特征部件，其中导电特征部件包括一基底通孔电极自基底的一第一侧延伸至基底的一第二侧，其相对于第一侧；提供一介电板；在介电板上印制多个导电图案，以形成一预制墨印板；将预制墨印板接合至基底的第一侧上；以及涂覆一导电材料，以将导电图案电性耦接至基底的导电特征部件。

本发明另一实施例中，一种半导体装置的制造方法，包括：提供一基底，其包括一基底通孔电极自基底的一第一侧延伸至基底的一第二侧，其相对于第一侧；形成一预制墨印板，其包括：一介电板以及位于介电板上方并与其接触的多个导电图案；将预制墨印板接合至基底的第一侧上，其中基底通孔电极的一顶部延伸进入介电板内的一通孔；以及涂覆一导电材料，以填入通孔的剩余空间，且将导电图案的其中之一电性耦接至基底通孔电极。

本发明又一实施例中，一种半导体装置的制造方法，包括：形成一第一预制墨印板，包括：提供一第一介电板以及于第一介电板上方印制一导电浆料以形成一第一导电图案；形成一第二预制墨印板，包括：提供一第二介电板以及于第二介电板上方印制导电浆料以形成一第二导电图案；将第一预制墨印板接合至一基底，基底内包括一基底通孔电极；将第一导电图案电性耦接至基底通孔电极；将第二预制墨印板接合至第一预制墨印上；以及涂覆一额外的导电浆料，以将第一导电图案电性耦接至第二导电图案。

本发明又一实施例中，一种半导体装置，包括：一基底，包括一基底通孔电极自基底的一第一侧延伸至基底的一第二侧，其相对于第一侧；一介电板，位于基底上；以及一重布局线，位于介电板上方，其中重布局线由墨水所构成，且透过介电板内的一通孔而电性耦接至基底通孔电极。

本发明的半导体装置及其制造犯法可省去高成本工艺。此外，晶片及芯片内实质上不会因形成内连线结构而产生热致应力。

附图说明

图1至图9绘示出根据一实施例的具有预加墨印重布局线的内连线结构中间工艺阶段的剖面及平面示意图。

图10绘示出根据另一实施例的中介板剖面示意图，其中位于中介板二相对侧的内连线结构具有预加墨印重布局线。

其中，附图标记说明如下：

2～晶片；

9～金属线；

10～基底；

10a～前表面；

10b～背表面；

11、38、48～介层连接窗；

12～内连线结构；

14～区块；

15～金属凸块；

16～承载板；

17～内层介电层；

18～粘胶；

20～基底通孔电极；

20A～基底通孔电极凸块；

22～隔离层；

24～背侧绝缘层；

30、40、50～预制墨印板；

32、42、52～介电板；

34、44～通孔；

36、46、56～重布局线；