[发明专利]基于解析冗余机制的双CPU冗余控制系统

权利要求书

1.一种基于解析冗余机制的双CPU冗余控制系统，包括两个CPU模块，其特征在于这两个CPU模块采用“互备份”冗余策略，分别用于控制不同的负载，每个CPU模块又包括：

数据采集子模块：用于采集系统输入信号，并将采集到的数据发送至eCAN总线通信子模块和解析冗余机制子模块；

eCAN总线通信子模块：用于实现第一个CPU模块(A)和第二个CPU模块(B)之间的同步和实时数据交换，为解析冗余机制子模块对第一个CPU模块(A)和第二个CPU模块(B)进行故障判断提供数据源，保证双CPU冗余切换实时性；

解析冗余机制子模块：用于接收数据采集子模块和eCAN总线通信子模块提供的数据源，并对所述的两个CPU模块的故障进行判断，将故障判断结果发送至冗余切换子模块；

冗余切换子模块：用于根据故障判断结果，对冗余控制子模块输出切换控制信号；

冗余控制子模块：用于根据切换控制信号对出现故障的CPU模块所控制负载进行接管，若第一个CPU模块(A)故障，则第二个CPU模块(B)接管第一个负载(1)，同时封锁第一个CPU模块(A)输出控制功能，反之亦然；

所述的数据采集子模块与eCAN总线通信子模块双向连接，eCAN总线通信子模块与解析冗余机制子模块单向连接，解析冗余机制子模块与冗余切换子模块单向连接，冗余切换子模块与冗余控制子模块单向连接。

2.根据权利要求1所述的双CPU冗余控制系统，其特征在于所述的数据采集子模块采集系统输入信号，是连续采样8次，将得到的8组数据通过排序找出其中最大值和最小值并丢弃，把余下的6组数据做算术平均做为当前采样值。

3.根据权利要求1所述的双CPU冗余控制系统，其特征在于所述的eCAN总线通信子模块，通过发送同步请求、应答、确认信号实现第一个CPU模块(A)与第二个CPU模块(B)的CPU同步，其同步周期为10ms，同步建立后向数据采集子模块发送数据采集指令。

4.根据权利要求1所述的双CPU冗余控制系统，其特征在于所述的解析冗余机制子模块，通过实时对比第一个CPU模块(A)与第二个CPU模块(B)采集数据的一致性来对CPU模块故障进行判断，其故障检测响应时间为40ms。

5.根据权利要求1所述的双CPU冗余控制系统，其特征在于所述的冗余切换控制子模块输出的切换控制信号，包括第一个CPU模块(A)对负载(1)的控制信号Mag1、第一个CPU模块(A)对负载(2)的控制信号Mag1_2、第二个CPU模块(B)对负载(2)的控制信号Mag2、第二个CPU模块(B)对负载(1)的控制信号Mag2_1、第一个CPU模块(A)对第二个CPU模块(B)的控制信号CON1和第二个CPU模块(A)对第一个CPU模块(B)的控制信号CON2。

6.根据权利要求5所述的双CPU冗余控制系统，其特征在于所述的控制信号CON1是由第一个CPU模块(A)的第一个切换使能信号CPU1_EN1、第二个切换使能信号CPU1_EN2、第三个切换使能信号CPU1_EN3和第四个切换使能信号CPU1_EN4通过组合逻辑实现。

7.根据权利要求5所述的双CPU冗余控制系统，其特征在于所述的控制信号CON2是由第二个CPU模块(B)的第一个切换使能信号CPU2_EN1、第二个切换使能信号CPU2_EN2、第三个切换使能信号CPU2_EN3和第四个切换使能信号CPU2_EN4通过组合逻辑实现。

8.根据权利要求1所述的双CPU冗余控制系统，其特征在于所述的第一个CPU模块(A)的冗余控制子模块，是由一个逻辑非门(D)，一个逻辑非门(E)、一个四输入或门(H)、一个54LS244缓冲器(F)和一个54LS244缓冲器(G)组成，其中四输入或门(H)分别与逻辑非门(D)、逻辑非门(E)和54LS244缓冲器(F)单向连接，逻辑非门(E)分别与54LS244缓冲器(F)和54LS244缓冲器(G)单向连接。

9.根据权利要求1所述的双CPU冗余控制系统，其特征在于所述的第二个CPU模块(B)的冗余控制子模块，是由一个逻辑非门(J)、一个逻辑非门(K)、一个四输入或门(N)、一个54LS244缓冲器(L)和一个54LS244缓冲器(M)组成，其中四输入或门(N)分别与逻辑非门(J)、逻辑非门(K)和54LS244缓冲器(L)单向连接，逻辑非门(K)分别与54LS244缓冲器(L)和54LS244缓冲器(M)单向连接。