[发明专利]自动校准分数型锁相回路的快速锁相系统

说明书

技术领域

本发明有关于可自动校准的分数型锁相回路(phase lock loop，PLL)，尤指一种具有缩短及改进初始锁定时间的可自动校准的分数型PLL。

背景技术

许多具有集成电感电容压控振荡器(LC VCO)的PLL IC利用数位可编程粗调指令与微调变容器并行。这些PLL需要数位粗调系统以为VCO选择适当的数位粗调指令。此外，为了减小由于VCO调谐增益(tuning gain)(Kv)变化导致的PLL频宽的变化，VCO调谐增益Kv可以藉由调节电荷泵(charge pump)的电流来测量和补偿。如图9所示，藉由改变电荷泵706的输出电压，频率锁定回路(frequency locked loop，FLL)系统能够被用来选择适当的数位粗调指令ct_val和测量、补偿VCO调谐增益。FLL与PLL不同之处在于，FLL是检测频率误差，使频率误差趋向于零，而PLL是检测相位误差，使相位误差趋向于零。由于在FLL中VCO并不像积分器一样把电压转换为相位，FLL是一种第一型(单一积分器)的控制回路。第一型的控制回路可以为快速的暂态回应而设计。因为FLL内部简单且暂态回应快，所以FLL被用于粗调(CT)和增益(Kv)校准。

依粗调校准次序，FLL直接控制VCO粗调(ct_val)。粗调FLL包括数位频率检测器1006、粗调数位回路滤波器1206以及VCO 106。增益校准FLL包含数位频率检测器1006、增益补偿数位回路滤波器1106、数位模拟转换器(DAC)506、以及VCO 106。依粗调次序，粗调数位回路滤波器1206提供一数位粗调指令ct_val至VCO 106的粗调输入端。依增益校准次序，增益补偿数位回路滤波器1106驱动DAC 506藉由VCO 106的Vtune模拟输入端提供VCO微调电压。粗调以及增益校准步骤完成后，系统退出FLL模式，进入PLL模式。图9所示电路中，虽然FLL趋于零频率误差很快，且PLL模式是以零频率误差启动，但是其仍需要很长的时间锁定相位。PLL的锁相时间主要与相频检测器(PFD)606输入端的初始相位误差有关。由于FLL追踪的是频率而不是相位，所以在FLL模式下，任何从分频器906到相频检测器606、电荷泵(CP)706、及回路滤波器(LPF)806所传输的信号均可以忽略，而且初始相位误差是随机的，因此PFD 606输入端的相位仍为随机且无法确定。即使VCO的初始频率误差接近于零，但是因为校准后相位误差可能是任何值，所以锁定PLL需要相对很长的时间。

图1、图2为已知技术中三阶相位检测器的示意图及相对应的状态图。图3至图6所示为相位检测器以UP＝0，DN＝0作为重置状态首次初始化时，相位误差值的四种不同情况。这些图所显示的例子中频率误差均为零(即，Fv的周期等于Fr的周期)，如同图9所示系统从FLL切换到PLL模式的情况。

图3至图6显示参考频率(Fr)、分频器906所产生的除频后的频率(Fv)和上拉电压(PU)信号以及下拉电压(PD)信号之间的关系。PFD 606接收Fr和Fv，然后根据Fr和Fv之间的相位差提供PU、PD信号给电荷泵706。这些图假设系统具有正的增益和同相回路滤波器(PU将VCO推升至较高的频率，而PD将VCO下拉至较低的频率)。具有负增益和反相回路滤波器的系统可以相对应地调整其极性。

图3所示Fv的边缘稍微落后Fr的边缘，因此提供PU信号使VCO加速，使得Fv赶上Fr。图4所示Fr的边缘稍微落后Fv的边缘，因此提供PD信号使VCO减慢，使得Fr赶上Fv。在图3、图4所示例子中，为了使相位加速或者减速，PLL将迫使VCO远离零频率误差，因此Fv可以透过提早产生而加速或者是延迟产生而减慢。由于图3、图4所示的相位误差相对很小，且回路将VCO推向正确的方向，所以锁定时间不会很长。

图5、图6所示需要很长锁定时间的例子，图5所示Fv的第一上升缘稍微早于Fr的第二上升缘，Fv和Fr的频率相同。然而，由于Fr第一上升缘被忽略，PU信号被提供用于使VCO加速以使得Fv赶上Fr。图6所示Fr的第一上升缘稍微早于Fv的第二上升缘，因此提供PD信号减慢VCO以使得Fv减慢且与Fr同步。图5、图6所示的例子中，为增加或者减去一个完整的时钟周期，PLL迫使VCO远离零频率误差。即使图5、图6中初始频率误差为零，这仍然将使得PLL出现一个显著的锁定时间。