[发明专利]N型射频LDMOS的制造方法

说明书

技术领域

本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种N型射频LDMOS的制造方法。

背景技术

现有射频LDMOS工艺中，为了降低源极的接线电感和电阻，提高共源放大器的射频增益，同时减少源极布线带来的不利的寄生参数并进一步减少版图面积，常采用重掺杂的沉阱将源极和接地的衬底相连，以提高器件性能。对耐压要求很高、外延层厚度较大的应用，沉阱的形成方式通常采用边形成外延层边进行沉阱注入，在外延层生长完成后进行推进，但由于沉阱杂质剂量很浓，外延层生长时会有较多的沉阱杂质挥发进设备腔体，对非沉阱区域进行自掺杂，使得漂移区下方形成一层浓度较高的P型杂质层，严重影响器件的击穿特性，导致击穿电压下降。

如图1所示，为现有射频LDMOS的制造方法中自掺杂效应的示意图。现有射频LDMOS的制造方法形成的现有射频LDMOS是形成在重掺杂的P型硅衬底上，包括了多层轻掺杂的P型外延层、以及形成于所述多层P型外延层中的重掺杂的P型沉阱，现有射频LDMOS还包括：形成于所述多层P型外延层中的P阱；形成于所述P阱上的栅极；以及形成于所述栅极旁侧的所述P阱中的N+区、P+区，所述P阱中的N+区作为器件的源区并引出源极、所述P阱中的P+区引出背栅极；还包括形成于所述栅极旁侧的所述多层P型外延层中N-漂移区和N+区，所述多层P型外延层中的N+区作为器件的漏区并引出漏极；所述源极和N+源区通过P阱、P+沉阱实现和P型衬底的连通。现有射频LDMOS的制造方法形成的现有射频LDMOS的一个缺点是在所述多层P型外延层的各层的界面处还包括自掺杂形成的P型埋层。所述自掺杂形成的P型埋层会严重影响器件的击穿特性，导致击穿电压下降。

发明内容

本发明所要解决的技术问题是提供一种N型射频LDMOS的制造方法，能显著改善器件的击穿特性且不受外延层厚度增加的限制、还具有工艺成本低、可调节性和适用性强的特点。

为解决上述技术问题，本发明提供的N型射频LDMOS的制造方法包括如下步骤：

步骤一、在一P型硅衬底上形成第一层P型外延层，在所述第一层P型外延层中形成P型沉阱的区域进行所述P型沉阱的P型杂质离子注入。所述第一层P型外延层的掺杂杂质为硼、杂质体浓度为1.0E14cm^-3～1.0E15cm^-3。所述P型沉阱的P型杂质离子注入的工艺条件为：注入杂质为硼、注入剂量为1.0E15cm^-2～1.0E16cm^-2、注入能量为50keV～150keV。

步骤二、在所述第一层P型外延层的全部区域进行N型埋层的N型杂质离子注入。所述N型埋层的N型杂质离子注入的工艺条件为：注入杂质为磷或砷、注入剂量为1.0E12cm^-2～1.0E13cm^-2、注入能量为30keV～100keV。

步骤三、重复步骤一中的所述第一层P型外延层的生长工艺在所述第一层P型外延层上重复生长多层中间P型外延层和最顶层P型外延层；每层所述中间P型外延层生长后都重复步骤一中的所述P型沉阱的P型杂质离子注入工艺和步骤二中的所述N型埋层的N型杂质离子注入工艺对每层所述中间P型外延层进行离子注入；所述最顶层P型外延层生长后重复步骤一中的所述P型沉阱的P型杂质离子注入工艺对所述最顶层P型外延层进行离子注入。所述多层中间P型外延层的层数大于等于0，所述第一层P型外延层、各所述中间P型外延层、所述最顶层P型外延层的各层厚度、总层数以及总厚度能根据器件的耐压要求进行调整，各所述P型外延层的厚度和器件的耐压关系为15V/μm。

步骤四、对所述P型硅衬底进行退火推进，形成所述P型沉阱和在各P型外延层界面处形成所述N型埋层。所述退火推进的温度为1000℃～1200℃、时间为30分钟～2小时，在各P型外延层界面处形成所述N型埋层。在各P型外延层界面处形成所述N型埋层的厚度为0.5μm～1μm、体浓度为1.0E15cm^-3～1.0E16cm^-3。

步骤五、形成所述N型射频LDMOS的P阱、漂移区、源极、栅极、漏极。