[发明专利]主动元件阵列基板及其制作方法

说明书

技术领域

本发明关于一种主动元件阵列基板(Active Device Array Substrate)，特别是关于一种具有铜导电层的主动元件阵列基板及其制作方法。

背景技术

随着薄膜晶体管液晶显示器(TFT-LCD)面板尺寸愈做愈大，伴随的是金属导线阻值不够低所产生的电阻电容(RC)延迟效应，因而，导致信号在传输的过程中产生扭曲失真，而影响面板画质的呈现。利用阻值低的单层铜金属来形成金属导线，可以有效降低RC延迟效应。然而，在制造完铜金属时，会在铜金属的表面上形成氧化铜，由于铜表层的氧化铜与铜的被蚀刻速率不同，容易在蚀刻制造工艺中发生断线的问题。

发明内容

本发明提供一种主动元件阵列基板，该主动元件阵列基板具有较佳的电性效能。

本发明提供一种主动元件阵列基板的制作方法，通过该主动元件阵列基板的制作方法可有效改善断线比率。

本发明提出一种主动元件阵列基板，其具有至少一图案化导电层，图案化导电层包括铜层，铜层在大体上平行铜层的法线方向的剖面是由第一梯形与叠在第一梯形上的第二梯形构成，第一梯形的底角与第二梯形的底角为角度差异介于约5°至约30°的锐角。

在本发明的一实施例中，上述的第一梯形的底角与第二梯形的底角的角度差异例如是介于约7°至约13°。

在本发明的一实施例中，上述的第一梯形的底角与第二梯形的底角的角度差异例如是约10°。

在本发明的一实施例中，上述的图案化导电层还包括阻障层，所述铜层叠在所述阻障层上。

在本发明的一实施例中，上述的阻障层的材料为选自由钼、钼合金、钛、钛合金、铝合金及铜合金所组成的族群中的至少一个。

在本发明的一实施例中，上述的第一梯形的高例如是大于第二梯形的高。

在本发明的一实施例中，上述的第一梯形的高例如是介于约1500埃至约5000埃，而第二梯形的高例如是介于约50埃至约1500埃。

在本发明的一实施例中，上述的第一梯形的高例如是介于约2500埃至约5000埃，而第二梯形的高例如是介于约50埃至约2500埃。

在本发明的一实施例中，上述的图案化导电层是构成多个主动元件的多个栅极。

在本发明的一实施例中，上述的图案化导电层是构成多个主动元件的多个源极/漏极。

本发明提出一种主动元件阵列基板的制作方法，包括下列步骤。首先，以第一沉积速率沉积第一铜层于基板上。接着，以第二沉积速率沉积第二铜层于第一铜层上，其中第一沉积速率大于第二沉积速率。然后，图案化所述第一铜层与所述第二铜层。

在本发明的一实施例中，在上述的图案化第一铜层与第二铜层后，第一铜层在平行第一铜层的法线方向的第一剖面例如是第一梯形，第二铜层在平行第一铜层的法线方向的第二剖面例如是第二梯形，第一梯形的底角与第二梯形的底角为角度差异例如是介于约5°至约30°的锐角。

在本发明的一实施例中，上述的沉积第一铜层与第二铜层的方法包括溅镀法。

在本发明的一实施例中，上述的第一沉积速率是第二沉积速率的两倍以上。

在本发明的一实施例中，在上述的沉积第一铜层之前，还包括沉积阻障层于基板上，而第一铜层是沉积于阻障层上。

基于上述，在本发明所提出的主动元件阵列基板中，由于铜层的剖面中的第一梯形的底角与第二梯形的底角为角度差异介于约5°至约30°的锐角，所以具有较佳的外观结构，因此可有效地避免结构缺陷的产生，进而改善电性效能。

此外，在本发明所提出的主动元件阵列基板的制作方法中，由于第一沉积速率大于第二沉积速率，所以第二铜层具有较佳的原子排列、较少的薄膜缺陷及较低的氧化速度，因此可有效地改善断线比率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1G是依照本发明的一实施例的主动元件阵列基板的制造流程剖面图。

图2为图1E中的图案化导电层122沿着另一剖面方向的剖面图，其中图2的剖面方向与图1E的剖面方向互相垂直。

【主要元件符号说明】

100：基板

102、102a、116、116a：阻障层

104、104a、106、106a、118、118a、120、120a：铜层

108、122：图案化导电层

110：介电层

112：通道层

114、114a：欧姆接触层

124：薄膜晶体管

126：保护层