[发明专利]非易失性存储器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2010年5月31日提交的韩国专利申请No.10-2010-0051420的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及非易失性存储器件，更具体而言，涉及三维非易失性存储器件及其制造方法。

背景技术

在具有诸如三维闪存的U形非易失性存储器件的存储串结构中，源选择栅和漏选择栅形成在存储串之上。相比于其中将选择栅形成在存储串之上和之下的垂直串结构，就器件特征而言，这种U形存储串是期望的。为了操作这种U形存储串，使用晶体管来使选择栅与底部电耦合。所述晶体管被称为管沟道晶体管(Pipe Channel Transistor)。

经由源极和漏极而彼此耦合的两个串通过管沟道晶体管彼此电耦合。为了使这两个串彼此电耦合，需要使管沟道晶体管导通。

图1是描述现有的三维非易失性存储器件的截面图。

参见图1，在底部衬底11上形成管栅(Pipe Gate)12。底部衬底11具有半导体衬底和绝缘层层叠的结构。刻蚀管栅12，以形成管栅孔12A。

在管栅12上形成存储串。存储串包括第一串MS1和第二串MS2。第一串MS1和第二串MS2分别包括多个存储单元。第一串MS1经由管沟道17B与第二串MS2耦合。第一串MS1和第二串MS2包括第一绝缘层13和控制栅电极14。第一绝缘层13和控制栅电极14被交替地层叠多次。存储串包括经由管沟道孔12A彼此耦合的一对单元沟道孔15。由单元沟道孔15和管沟道孔12A形成基本U形的串结构，第一串MS1的多个存储单元彼此串联耦合，第二串MS2的多个存储单元彼此串联耦合。存储层16、单元沟道17A和第二绝缘层19填充单元沟道孔15。存储层16、管沟道17B和第二绝缘层19填充管沟道孔12A。存储层16通过层叠阻挡层、电荷陷阱层和隧穿绝缘层形成。通过缝隙18将每个串的控制栅电极14彼此分隔开，并且第三绝缘层20填充缝隙18。

在图1中，通过管栅12和管沟道17B在存储串下方形成管沟道晶体管(PC Tr)。为了形成管栅12，可以进行沉积多晶硅层的工艺、形成沟槽和牺牲层(氮化物层)的工艺、以及化学机械抛光(CMP)工艺等。在CMP工艺中，可以进行利用多晶硅层作为停止层的氮化硅层CMP工艺，或者进行利用氮化硅层作为停止层的多晶硅CMP工艺。然而，由于这些CMP工艺难以确保均匀度和再现性，因此可能难以将这些CMP工艺应用于大规模生产。

此外，由于难以利用金属栅作为管沟道晶体管的管栅12，因此将N⁺掺杂多晶硅用于管栅12。避免使用金属栅是因为难以进行随后的单元形成工艺。

管栅12在编程或读取操作时是导通的。然而，当管栅12导通时，存储串的控制栅电极14同时导通。在此情况下，由于N⁺掺杂多晶硅的阻抗相当大，因此会产生因电阻电容延迟(RC延迟)而导致的速度下降。

发明内容

本发明的一个实施例旨在提供一种基本为U形串结构的三维非易失性存储器件及其制造方法，所述三维非易失性存储器件能够使存储串中的串彼此电耦合而不使用管沟道晶体管。

根据本发明的一个实施例，一种非易失性存储器件包括：一对柱状单元沟道，所述一对柱状单元沟道自衬底垂直延伸；掺杂的管沟道，所述掺杂的管沟道被设置为使一对柱状单元沟道的下端耦合；衬底上的绝缘层，掺杂的管沟道掩埋在所述绝缘层中；存储层，所述存储层被设置为包围柱状单元沟道的侧表面；以及控制栅电极，所述控制栅电极包围存储层的侧表面。柱状单元沟道包括未掺杂的多晶硅层，且掺杂的管沟道包括掺杂的多晶硅层。

根据本发明的另一个实施例，一种制造非易失性存储器件的方法包括以下步骤：在衬底上形成多层，所述多层包括形成有管沟道孔的绝缘层和与管沟道孔耦合的一对单元沟道孔；在单元沟道孔中形成一对柱状单元沟道，并形成被设置为使一对柱状单元沟道的下端彼此电耦合的管沟道；以及在管沟道中掺入杂质。

根据本发明的又一个实施例，一种制造非易失性存储器件的方法包括以下步骤：在衬底上形成多层，所述多层包括形成有管沟道孔的绝缘层和与管沟道孔耦合的一对单元沟道孔；在单元沟道孔中形成一对柱状单元沟道，并形成被设置为使一对柱状单元沟道的下端彼此电耦合的管沟道；形成与管沟道耦合并被掺入杂质的掺杂层；以及使杂质扩散。

附图说明

图1是描述现有的三维非易失性存储器件的截面图。

图2A是描述根据本发明的第一实施例的三维非易失性存储器件的截面图。