[发明专利]一种低功耗的动态随机存储器

权利要求书

1.一种低功耗的动态随机存储器，所述动态随机存储器包括地址输入缓冲寄存器、行地址译码器、列地址译码器、存储阵列分组、灵敏放大器、读写控制电路、输入缓冲器、输出锁存器、输出缓冲器、刷新控制电路和时钟发生器；所述地址输入缓冲寄存器分别与行地址译码器、列地址译码器及读写控制电路相连；所述行地址译码器和列地址译码器均与所述存储阵列分组相连，所述存储阵列分组和灵敏放大器相连，所述灵敏放大器和读写控制电路相连，所述读写控制电路分别与输入缓冲器和输出锁存器相连，所述输出锁存器和输出缓冲器相连，所述刷新控制电路和存储阵列分组相连，所述时钟发生器用于为动态随机存储器提供时钟信号，其特征在于，所述动态随机存储器还包括存储阵列分组加电/断电状态控制寄存器、存储阵列分组加电/断电开关电路和灵敏放大器加电/断电开关电路，所述刷新控制电路分别与存储阵列分组和存储阵列分组加电/断电状态控制寄存器相连，所述存储阵列分组加电/断电状态控制寄存器分别与存储阵列分组加电/断电开关电路和灵敏放大器加电/断电开关电路相连，所述存储阵列分组加电/断电状态控制寄存器用于通过存储阵列分组加电/断电开关电路和灵敏放大器加电/断电开关电路分别控制存储阵列分组及灵敏放大器的加电/断电状态。

2.根据权利要求1所述的低功耗的动态随机存储器，其特征在于，所述存储阵列分组通过存储阵列分组加电/断电开关电路和电源相连，所述存储阵列分组加电/断电开关电路用于在存储阵列分组加电/断电状态控制寄存器的控制下闭合或者开启。

3.根据权利要求1所述的低功耗的动态随机存储器，其特征在于，所述灵敏放大器通过灵敏放大器加电/断电开关电路和电源相连，所述灵敏放大器加电/断电开关电路用于在存储阵列分组加电/断电状态控制寄存器的控制下闭合或者开启。

4.根据权利要求1所述的低功耗的动态随机存储器，其特征在于，所述刷新控制电路包括加法器、锁存器、比较器和缓冲器，所述加法器和锁存器相连，所述锁存器和比较器相连，所述缓冲器分别与加法器和比较器相连；所述加法器用于对前次刷新的地址作加1操作，所述锁存器用于将经过加法器加1操作后的地址在内部刷新时钟的上升沿进行锁定并输出，所述比较器用于将经过加法器加1操作后的地址和断电存储阵列分组内的字节地址区间进行比较，并在加1操作后的地址和断电存储阵列分组内的字节地址区间没有重合的情况下使能缓冲器输出与断电存储阵列分组内字节地址区间不重合的待刷新存储字节的地址，供刷新对应存储字节使用。

5.根据权利要求1所述的低功耗的动态随机存储器，其特征在于，所述存储阵列分组加电/断电状态控制寄存器包括存储阵列分组译码器、存储阵列特定字节译码器、二选一选择器、存储阵列分组加电/断电状态控制寄存器的位存储单元、动态随机存储位的写控制电路、存储阵列分组中的字节的位存储单元、逻辑或门和逻辑与门；所述存储阵列分组译码器用于根据输入的存储器地址产生控制该地址对应的存储阵列分组的加电/断电信号寄存器写操作、直接将信号“1”写入控制寄存器、并将控制寄存器的位值写入特定存储字节位的信号；所述存储阵列特定字节译码器用于根据输入的存储器地址产生控制该地址对应的存储阵列分组的加电/断电信号寄存器写操作、将特定字节位的当前位值写入控制寄存器的信号；所述二选一选择器用于在存储阵列分组译码器输出为“1”时将“1”信号输入到对应的存储阵列分组加电/断电控制状态控制寄存器的位存储单元的输入端、在存储阵列特定字节译码器输出为“1”且存储器写操作信号有效时将对应的存储阵列分组中的特定字节位的当前值输入到对应的存储阵列分组加电/断电控制状态控制寄存器的位存储单元的输入端；所述存储阵列分组加电/断电状态控制寄存器的位存储单元和存储阵列中的特定字节位单元相互映射，所述动态随机存储位的写控制电路用于在对应存储阵列分组译码器的输出为“1”时，将对应存储阵列分组加电/断电状态控制寄存器的位存储单元的位值写入对应的存储阵列分组中的字节存储位单元；所述存储阵列分组中的字节存储位和存储阵列分组加电/断电状态控制寄存器的位存储单元相互映射；所述逻辑或门用于在对应存储阵列分组译码器的输出为“1”或对应存储阵列特定字节译码器输出为“1”且存储器写操作信号有效时，将二选一选择器的输出写入对应的存储阵列分组加电/断电状态控制寄存器的位存储单元；所述逻辑与门用于在对应存储阵列特定字节译码器输出为“1”且存储器写操作信号有效时，控制二选一选择器选择存储阵列分组的字节存储位值作为其输出、控制将前级选择器的输出写入对应的存储阵列分组加电/断电状态控制寄存器的位存储单元；所述存储阵列分组译码器分别与二选一选择器、逻辑或门和动态随机存储位的写控制电路相连，所述存储阵列特定字节译码器和逻辑与门相连，所述逻辑与门分别与二选一选择器和逻辑或门相连，所述逻辑或门和存储阵列分组加电/断电状态控制寄存器的位存储单元相连，所述二选一选择器和存储阵列分组加电/断电状态控制寄存器的位存储单元相连，所述存储阵列分组加电/断电状态控制寄存器的位存储单元和动态随机存储位的写控制电路相连，所述动态随机存储位的写控制电路和存储阵列分组中的字节存储位相连，所述存储阵列分组中的字节存储位和二选一选择器相连。