[发明专利]实现寄存器文件分组编址、读写控制方法的寄存器电路

说明书

技术领域

本发明涉及一种32位RISC处理器中浮点寄存器文件的分组编址、读写控制方法及电路的实现结构。

背景技术

精简指令集(RISC)处理器普遍采用基于寄存器的计算模式，其源操作数来自寄存器或立即数，而执行的结果一般也要写回到寄存器中。基于这样的结构特点，为了支持多操作数的同时访问，RISC处理器的寄存器必须提供至少两个的读端口和一个写端口。在具体的处理器设计中，有两种典型的设计思路：1)全定制的设计：文献“A Small，Fast and Low-PowerRegister File by Bit-Partitioning”(Proceedings of the 11th InternationalSymposium on High-Performance Computer Architecture(HPCA-112005))和“The Alpha 21264 Microprocessor(IEEE MICRO，Vol.19(2))中对这种设计进行了介绍，以原DEC公司的Alpha系列处理器为代表的全定制设计通过定制寄存器文件，从而提供多个读端口和写端口，这种方法在超标量RISC处理器设计中，为了适应多条指令的同时访问，寄存器文件甚至设计了八个以上的读端口；2)基于单元库的半定制设计：这种设计应用单元库提供的多端口存储器模块来通过结构设计实现需求的端口保证，GaislerResearch公司的LEON系列处理器(www.gaisler.com)通过使用单元库提供的两块双端口存储器，写端口共用，读端口相互独立来实现“两读一写”的寄存器文件结构。在这两种设计思路中，全定制设计具有较高的技术门槛，而且随着设计的端口增多，设计复杂性急剧上升，设计难度大；而基于单元库的半定制设计以结构复制的方式实现了设计的简便性。

在端口设计之外是寄存器的地址组织，目前广泛采用统一线性编址模式。图1给出了应用一个读端口、一个写端口的RAM块[图1(b)]来实现统一线性编址寄存器文件结构[图1(a)]的设计结构示意图，通过对两块RAM的同时写入和分别读出可以提供需要的“两读一写”端口结构。

在32位RISC处理器中，所有的寄存器位宽都是32位，这样对于超过32位位宽的数据格式采取用多个寄存器来保存的方法。例如，32位的单精度浮点数采用一个寄存器保存；64位的双精度浮点数用两个连续地址的寄存器保存，寄存器地址以2的整数倍对齐；而128位的四精度浮点数则采用4个连续地址的寄存器来保存，寄存器地址以4的整数倍对齐。针对目前的寄存器文件结构，对应的典型情况是32位RISC处理器在进行双或四精度浮点运算时，必须要花费两或四个周期才能取得完整的操作数送入执行部件；同时，双或四精度的计算结果需要两或四个周期才能写回寄存器。这种由多个寄存器共同提供一个操作数的计算模式，导致必须对寄存器文件进行多次读写，在高性能微处理器设计中，这种为准备操作数和结果写回而来的多寄存器访问周期对于处理器的性能具有较大的影响。

如何统一不同操作数格式的寄存器访问时间，是高性能处理器设计，尤其是浮点协处理器设计中必须要解决的问题，经检索相关文献和专利，尚未发现有解决该问题的方法。

发明内容

本发明针对浮点协处理器高精度浮点计算时操作数准备和操作结果存回寄存器需要多个时钟周期的问题，提出一种在不额外增加寄存器数量的情况下，能够实现单、双或四精度不同位宽操作数的统一单周期访问的寄存器编址、读写访问控制方法与电路结构。

为达到以上以上目的，本发明是采取如下技术方案予以实现的：

一种用于浮点协处理器的寄存器文件分组编址、读写控制方法，包括下述两大步骤：

(1)寄存器文件分组编址

将寄存器文件分为四组，即每次最大寄存器访问数目为4，同时，改变寄存器的编址模式，将原来统一线性编址的模式改为基于分组的“之”字型编址，即，对于2ⁿ⁺¹个的浮点寄存器来讲，其地址为n+1位的二进制地址，在分成四组之后，每一组中采用统一线性编址，称为组内偏移地址，该组内偏移地址对应于原地址rs[n:0]的rs[n:2]部分，原地址rs[n:0]的rs[1:0]部分作为四组寄存器的组号出现，这样将一个一维的线性地址转变为了一个两维的行列结构；对于单精度数据访问对应于RAM0、RAM1、RAM2或者RAM3中的一个寄存器组中一个寄存器的访问；双精度数据的访问则对应于RAM0和RAM1或RAM2和RAM3两组寄存器分组中相同偏移地址的访问；四精度数据的访问则对应于对四个分组中相同偏移地址的同时访问；

(2)寄存器文件的读写控制