[发明专利]集成电路测试中的测试数据压缩方法

说明书

【技术领域】

本发明是关于一种集成电路测试技术，特别是对系统芯片(System-on-a-Chip，SoC)的外建自测试(Built-Out Self-Test，BOST)方法中测试数据的压缩方法。

【背景技术】

集成电路技术的发展使得可在一个芯片中集成数以亿计的器件，并且可以集成预先设计和经过验证的IP，如存储器，微处理器，DSP等。这种多元化的集成芯片已经成为能处理各种信息的集成系统，被称为片上系统或系统芯片(SoC)。SoC大大降低了系统成本，缩短了设计周期，加快了产品上市时间，但是SoC产品的测试面临越来越多的挑战，如：

1、芯片测试点少，可直接控制或观测的测试点有限，通常只能通过芯片有限的输入/输出引脚进行测试，而芯片内部节点很难通过宏观机械装置直接控制或观测。

2、自动测试设备(ATE)价格昂贵，芯片的设计和制造技术发展速度比ATE的设计和制造技术发展快，芯片的时钟频率已超过了目前最先进的ATE的频率，无法进行全速测试。

3、测试数据量大，SoC中集成的IP越多，所需测试数据量就越大。预计到2014年存储测试向量所需存储器的容量是1999年的150倍，将会超过ATE的存储深度。

芯片的测试已成为制约集成电路发展的一个“瓶颈”。已有大量的文献对集成电路的测试方法展开研究，主要有内建自测试(Built-In Self-Test，BIST)和外建自测试两种方法。

内建自测试方法，依靠芯片自身的资源完成对芯片的测试。此方法将测试模式生成器(TPG)、测试过程控制和测试响应评价功能模块嵌入在被测电路(CUT)上，摆脱了对ATE的依赖，减少了测试费用。但由于BIST生成的多是伪随机测试向量，测试时通常存在着抗随机故障(Random Resistant Fault，RRF)，故BIST存在故障覆盖率不高、测试序列较长的弊端。虽然可以通过加权或采用混合模式的BIST等方法来进一步提高测试效，但随着电路规模的扩大，RRF的增多，要付出的硬件开销将显著增加。

外建自测试方法又称为测试源划分技术，此方法将所需的测试向量经过压缩存储在ATE中，测试期间，通过片上的解压电路将其还原施加到被测电路上。它同样是将一些测试资源从ATE移入到芯片中，以达到减少测试数据量、缩短测试时间的目的，并能允许使用低速ATE而不降低测试质量。该方法不需要了解被测设计(Design Under Test，DUT)的具体内部结构，可以很好的保护知识产权，因而得到了广泛地应用。

当前的测试数据通常以种子或被压缩的形式存储在ATE的存储器中，由于集成电路测试数据量非常庞大和ATE存储器容量有限，在实际的集成电路测试时，这些测试数据就必须被裁减或需要分批装入ATE存储器，这就降低了测试质量或增加了测试成本，所以必须研究出一种算法，使测试数据可以一次性装入ATE存储器或可以直接应用到被测设计而不需要多次重载。

传统的方法中，这些种子或代码字(被压缩的形式)都是被直接(静态)存储在ATE存储器中，其所占的存储容量将随着原始测试数据量的增加而增加，虽然ATE中存储的是压缩的形式，但其体积仍然很大，因此逐渐增长的测试数据量对ATE的存储提出了挑战。

【发明内容】

本发明所要解决的技术问题在于提供一种使测试数据可以一次性装入ATE存储器并可以直接应用到被测电路上的集成电路测试中的测试数据压缩方法，从理论上可以无限压缩测试数据，可以从根本上解决测试数据的存储问题。

本发明是通过以下技术方案解决上述技术问题的：本发明中自动测试设备内的测试数据不直接采用代码或种子来存储，而是采用存储原始测试数据的某种规律，测试应用时，通过芯片上的解压电路将该规律还原得到所要的原始测试数据，这样，代码字在解压时，不需要直接存储，而是由运算动态产生，因此可称为动态压缩算法。

更进一步的，本发明方法的特征是将整个测试集的存储变换成对一个或若干个对应的无理数的存储。

所述将整个测试集的存储变换成对一个或若干个对应的无理数的存储的具体步骤为：

a、采用自动测试模式生成工具ATPG，生成确定的完全测试集T，记其测试向量个数为N；

b、将所有测试向量级联，即将一个向量的尾部接另一个向量的首部；

c、无关位填充。按顺序从头开始填充无关位，填充的原则为：如果该无关位与前面出现的连续0的个数小于指定常数K，则该无关位填充为0；否则该无关位填充为1；K等于原始测试数据中的最大游程长度；