[发明专利]形成通孔的方法

说明书

技术领域

本发明涉及半导体制造工艺，特别涉及形成通孔的方法。

背景技术

集成电路制造工艺是一种平面制作工艺，其结合光刻、刻蚀、沉积、离子注入等多种工艺，在同一衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功能，其中，任何一步工艺出现偏差，都可能会导致电路的性能参数偏离设计值。

以通孔的形成方法为例，半导体制作过程中常需要制作大量的通孔，以在两层以上的导电层中形成互连线。通孔的形成质量对于电路的性能影响很大，尤其对于65nm以下工艺，如果其工艺结果出现偏差，将会导致电路的电性能变差，严重时器件将不能正常工作。

现有的工艺中，形成通孔的方法如图1A至1B所示。

如图1A所示，首先在基底101上沉积一层刻蚀停止层102，在65nm以下工艺中，该刻蚀停止层102通常会采用碳化硅。在刻蚀停止层102上沉积层间介质层103，该层要求为低k(介电常数)的介质材料层，通常可以是利用化学气相沉积(CVD)方法形成的氧化硅材料。在层间介质层103的表面形成硬掩膜层104。在硬掩膜层104的表面涂敷一层光刻胶层，通过曝光显影方法形成具有图案的光刻胶层105。

如图1B所示，以光刻胶层105为掩膜，依次刻蚀硬掩膜层104和层间介质层103，直到露出刻蚀停止层102为止，形成通孔107。然后采用灰化工艺去除光刻胶层105。

但是这种形成通孔的方法会存在一定的问题。在形成硬掩膜层的过程中，由于周围环境和形成条件的影响，硬掩膜层中会存在一定的水分，这些水分将会逐渐被层间介质层吸收。尤其是在实际的生产过程中，上述形成通孔的各个步骤并不是在连续时间内完成的，很多情况下，前一步骤完成后需要等待很长的时间才能开始进行下一步骤。例如，形成硬掩膜层后，有可能需要等上24个小时才能进行涂覆光刻胶层然后形成通孔的步骤，由于空气中含有一定的水分，这样长时间的等待过程进一步增加了硬掩膜层中水分的含量，间接地，增加了层间介质层中的水分。而在相同的刻蚀条件的情况下，含有水分的层间介质层的刻蚀速率会低于不含水分的层间介质层的刻蚀速率，这样就会造成通孔不能完全打开的情况，即形成所谓的“盲孔”，如图2中的盲孔207所示，盲孔的出现会使得互连层不能形成通路，严重时甚至使整个半导体器件报废。

因此，需要一种方法，能够避免盲孔的出现，以提高半导体器件的整体性能，提高良品率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了避免盲孔的出现，本发明提供了一种形成通孔的方法，包括：提供前端器件结构，所述前端器件结构上具有层间介质层，所述层间介质层上形成有具有开口图案的硬掩膜层，露出部分所述层间介质层；对所述硬掩膜层和所述层间介质层进行等离子体放电处理和/或气体吹扫；以所述硬掩膜层为掩膜，刻蚀所述层间介质层，形成所述通孔。

优选地，所述硬掩膜层的材料为二氧化硅或黑钻石。

优选地，所述等离子体放电处理采用的气体为He。

优选地，所述等离子体放电处理的工艺条件为，He的流量为50～1000sccm，反应腔室的压强小于20mtorr，放电功率小于100W。

优选地，所述等离子体放电处理的放电时间为8～20秒。

优选地，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间小于24小时时，所述放电时间S为8秒≤S＜12秒。

优选地，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间大于或等于24小时且小于48小时，所述放电时间S为12秒≤S＜15秒。

优选地，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间大于或等于48小时且小于72小时，所述放电时间S为15秒≤S＜20秒。

优选地，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间大于或等于72小时，所述放电时间S为大于或等于20秒。

优选地，所述气体为N₂和He的混合气体。