[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及栅极电极和源极电极具有沟槽结构的半导体装置及其制造方法。

背景技术

作为功率元件的功率半导体装置，通过并联连接同一结构的许多单位单元(unit cell)，实现高速切换、高电流密度导致的导通时电阻(以下，有时称为“导通电阻”)的降低、以及高破坏耐受量等的特性。在功率半导体装置的开发中，以导通电阻的降低等作为目的，功率半导体装置的小型化(miniaturization)不断发展。

特别是在低耐压的功率MOSFET(Metal Oxide Semiconductor FieldEffect Transistor，金属氧化物半导体场效应晶体管)中，因为图案的小型化与性能直接相关，所以小型化技术的开发在不断发展。在小型化技术的最先端的元件中，采用在栅极电极的接触部分的沟槽结构之外，在源极电极的接触部分也具有沟槽(trench)结构的双沟槽单元结构(doubletrench cell structure)(例如，参照专利文献1～3)。

双沟槽单元结构中的栅极电极和源极电极，例如以溅射埋入沟槽的方式形成电极膜从而形成。在以溅射形成的电极膜中，因为难以埋入沟槽，所以有在电极内部产生被称为孔洞(void)的空洞，导致电极电阻增大的问题。此外也有电极在沟槽的部分中隆起，在电极表面产生凹凸，与引线接合等的外部布线的连接电阻增大的问题。

关于电极的表面形状的技术，例如在上述的专利文献3中公开。在专利文献3中公开的技术中，在相当于沟槽的接触孔内，例如通过化学气相沉积(Chemical Vapor Deposition：简称CVD)将钨作为插塞埋设之后，在其上形成源极电极，由此平坦地形成源极电极的表面。

专利文献1：日本特开2007-35841号公报

专利文献2：日本特开2007-311557号公报

专利文献3：日本特开2003-318396号公报

在功率MOSFET中，如上述那样，小型化不断发展。小型化的进展招致栅极电阻的增大，招致时间常数CR的上升引起的切换时间的延迟的增大。此外，由于栅极电阻的增大，在单一的芯片内在切换速度中产生变动(variations)，容易发生不动匀的工作。

进而，在小型的区域中密集有现有技术的一倍以上的沟槽，在大电流且高温条件下进行工作的功率元件中，在沟槽形成区域中产生的应力成为问题。当应力过大时，可能引起结晶的缺陷产生，进而引起漏电流的增大，因此需要尽可能地缓和应力。

关于用于解决这些问题的技术，在上述的专利文献1～3中没有公开。

发明内容

本发明的目的在于提供一种半导体装置及其制造方法，该半导体装置能够防止切换时的延迟和不均匀工作，并且尽可能地缓和了在沟槽形成区域中产生的应力。

本发明的半导体装置的特征在于，具备：第一导电型的第一半导体层；第二导电型的第二半导体层，在所述第一半导体层的厚度方向一方侧的表面部形成；第一导电型的第三半导体层，在所述第二半导体层的厚度方向一方侧的表面部有选择地形成；栅极电极，在贯通所述第二和第三半导体层并到达所述第一半导体层的栅极沟槽内，隔着栅极绝缘膜被填充；第二导电型的第四半导体层，在所述第二半导体层中形成，比所述第二半导体层浓度高，所述第二半导体层构成贯通所述第三半导体层并到达所述第二半导体层的接触沟槽的底部；以及接触电极，填充在所述接触沟槽内，与所述第三和第四半导体层相接，所述栅极电极具备：内部栅极电极，在所述栅极沟槽的包含底部的一部分中填充；以及低电阻栅极电极，与所述内部栅极电极相接，填充到所述栅极沟槽内的残余部分，比所述内部栅极电极的电阻低，所述接触电极具备：第一导电体层，在所述接触沟槽内填充；以及第二导电体层，与所述第一导电体层相接，隔着层间绝缘膜覆盖所述第三半导体层和所述栅极电极，所述第一导电体层和所述第二导电体层由相互不同的材料构成，所述低电阻栅极电极和所述第一导电体层由相同材料构成。