[发明专利]一种DRAM控制器时序校验功能的验证方法及系统

说明书

技术领域

本发明属于电子技术领域，尤其涉及一种DRAM控制器时序校验功能的验证方法及系统。

背景技术

随着处理器技术的发展，前端总线对内存带宽的要求越来越高，因此对于内存的频率要求也就越来越高，在内存频率提高的同时，要获得稳定正确的数据就必须对读写数据时相关信号的时序进行更严格的控制，因为在总线频率较高时静态的时序不确定时延，可能导致数据的读写错误，在对内存进行写操作时，相关信号的时序由动态随机存取存储器(Dynamic random access memory，DRAM)控制器产生，无须对相关信号进行静态时延的校验操作，所以相关信号的静态时延校验操作主要是在读数据时所进行的。

校验功能主要是去除主板上的静态的时序不确定时延，目前对DRAM控制器的时序校验操作是否正确是在实际的主板上进行调试验证，如果实际的主板上在时序校验操作结束后，DRAM控制器可以正常读写，则认为时序校验功能可正确执行。但在实际应用中，主板情况各不相同，无法将所有可能应用的主板都测试完全，所以实际验证的情况覆盖率很低。

发明内容

本发明实施例的目的在于提供一种DRAM控制器时序校验功能的验证方法，旨在解决现有技术的实际应用中主板情况各不相同，无法将所有可能应用的主板都测试完全，所以实际验证的情况覆盖率很低的问题。

本发明实施例是这样实现的，一种DRAM控制器时序校验功能的验证方法，所述方法包括下述步骤：

按预设静态时延值进行静态时延，所述静态时延值是在指定范围内的随机值或遍历值；

产生对与DRAM控制器连接的数据传输总线所执行的操作进行描述的测试用例事务；

根据所述测试用例事务，产生控制事务，所述控制事务包括命令部分和数据部分；

监测获取监测事务，所述监测事务包括命令部分和数据部分；

对所述控制事务和监测事务的命令部分和数据部分进行比较，当所述监测事务中的命令部分和数据部分分别与所述控制事务中的命令部分和数据部分相同时，则DRAM控制器时序校验正确。

本发明实施例还提供了一种DRAM控制器时序校验功能的验证系统，所述系统包括DRAM单元、时延单元、测试用例产生单元、驱动单元、DRAM控制器、监测单元及记分单元：

所述时延单元，用于对DRAM接口中的数据线和数据线的选通脉冲的每一位按照预设的静态时延值进行静态的延时，所述静态时延值是在指定范围内的随机值或遍历值；

所述测试用例产生单元，用于产生对与DRAM控制器连接的数据传输总线所执行的操作进行描述测试用例事务；

所述驱动单元，用于根据接收的测试用例产生单元产生的测试用例事务，向所述DRAM控制器发送控制命令，及产生控制事务，并向所述记分单元发送控制事务，所述控制事务包括命令部分和数据部分；

所述DRAM控制器，用于接收所述驱动单元的控制命令，并根据所述命令对所述DRAM单元进行相应的操作；

所述监测单元，用于通过监测所述数据传输总线获得所述DRAM控制器发送给DRAM单元的命令部分，及根据命令中的操作地址，从所述DRAM单元中的对应的地址中取得的监测事务的数据部分，并将所述监测事务发送给记分单元；

所述记分单元，用于接收所述驱动单元发送的控制事务及所述监测单元发送监测事务，并对所述控制事务和监测事务中的命令部分和数据部分进行比较。

在本发明实施例中，通过在指定范围内的随机或者在指定范围内遍历的产生静态的时延值，进而对DRAM控制器时序校验功能进行验证，达到了尽可能全面验证校验功能的目的，验证充分。

附图说明

图1是本发明实施例一提供的DRAM控制器时序校验功能的验证方法的实现的流程图；

图2是本发明实施例二提供的DRAM控制器时序校验功能的验证方法的实现的流程图；

图3是本发明实施例提供的DRAM控制器时序校验功能的验证系统的结构图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在本发明实施例中，通过产生在指定范围内的随机或者遍历静态时延值，对DRAM控制器时序校验功能进行验证，达到了尽可能全面验证校验功能的目的。

本发明实施例提供了一种DRAM控制器时序校验功能的验证方法，所述方法包括下述步骤：