[发明专利]一种存储器访问装置及其程序执行方法

说明书

技术领域

本发明涉及嵌入式集成电路设计领域，特别是一种存储器访问装置及其程序执行方法。

背景技术

在嵌入式系统中，存储器的类型决定整个嵌入式系统的操作和性能，因此存储器的选择显的尤为重要。嵌入式系统的存储器一般分为内部存储器和外部存储器，外部存储器多数情况下为非易失存储器。非易失存储器，通常有两种类型，一种是并行非易失存储器，另一种是串行非易失存储器。使用并行非易失存储器，系统中的程序可以直接在并行非易失存储器中运行，大大节省随机存储器(RAM)空间，但其缺点是芯片引脚很多，印刷电路板布线复杂，面积大，导致成本高。而选择串行非易失存储器，可以减少芯片的引脚，而且印刷电路板布线简单，面积小，但串行非易失存储器的读写，需要软件参与读命令发送等复杂操作，程序不可以直接在串行非易失存储器中执行，故使用串行非易失存储器的嵌入式系统，需要把串行非易失存储器中的程序搬运到随机存储器(RAM)中后再运行。这样必然需要耗费更多随机存储器(RAM)空间，使成本上升。

发明内容

针对上述技术缺陷，本发明旨在提供一种存储器访问装置及其程序执行方法，使嵌入式系统中的程序可以直接在串行非易失存储器中执行，而无需被搬运到随机存储器(RAM)中执行，以减少芯片引脚，简化印刷电路板布线，减小面积，同时又不增加随机存储器(RAM)空间。

一种存储器访问装置，包括串行非易失存储器读模块、串行总线选择器和串行非易失存储器控制器。

串行非易失存储器读模块通过第一片上系统总线与片上系统总线控制器相连，并通过第一串行总线与串行总线选择器相连；串行非易失存储器控制器通过第二片上系统总线与片上系统总线控制器相连，并且通过第二串行总线与串行总线选择器相连；串行总线选择器通过第三串行总线与串行非易失存储器相连。

当需要对串行非易失存储器进行写操作时，在CPU的控制下，将串行总线选择器和串行非易失存储器控制器之间的第二串行总线与串行总线选择器和串行非易失存储器之间的第三串行总线连通。在不进行写操作时，将串行总线选择器和串行非易失存储器读模块之间的第一串行总线与串行总线选择器和串行非易失存储器之间的第三串行总线连通。

所述串行非易失存储器控制器，根据串行非易失存储器的时序，将其寄存器内的命令、地址、数据等，通过第二串行总线和第三串行总线发送给串行非易失存储器。串行非易失存储器控制器内部的寄存器全部由CPU配置，可以对串行非易失存储器进行写入、擦除等操作。

所述串行非易失存储器读模块，包括串行非易失存储器读命令产生模块、并串转换模块、串并转换模块以及配置控制模块。

其中，串行非易失存储器读命令产生模块与第一片上系统总线相连；并串转换模块输入端连接串行非易失存储器读命令产生模块，输出端与第一串行总线相连；串并转换模块输入端连接第一串行总线，输出端与第一片上系统总线相连；配置控制模块分别与非易失存储器读命令产生模块、并串转换模块、串并转换模块相连。

串行非易失存储器读命令产生模块根据串行非易失存储器的读取协议，生成并行命令地址包。

并串转换模块将并行命令地址包，转换成符合第一串行总线时序要求的串行数命令地址包。

串并转换模块根据第一串行总线的时序，将串行的数据，转换成并行的数据。

配置控制模块功能包括：配置读命令和时钟频率等，同时控制地址/命令发送周期、串并转换周期等。

作为优选，串行非易失存储器读模块还包括高速缓冲存储器，位于串行非易失存储器读命令产生模块、串并转换模块和第一片上系统总线之间，高速缓冲存储器(cache)只有读功能，不响应任何写请求，其作用是加快附近地址的数据读取速度。

一种存储器访问装置的程序执行方法，其工作步骤如下：

1)读操作

a.当系统对串行非易失存储器进行读操作时，串行总线选择器在CPU的控制下，将串行总线选择器和串行非易失存储器读模块之间的第一串行总线与串行总线选择器和串行非易失存储器之间的第三串行总线连通；

b.片上系统总线控制器通过第一片上系统总线向串行非易失存储器读模块发送地址和读请求；

c.串行非易失存储器读模块中的串行非易失存储器读命令产生模块接收到地址和读请求信号后，根据串行非易失存储器的读取协议，生成并行命令地址包，发送给并串转换模块；

d.并串转换模块把接收到的并行命令地址包转换为符合第一串行总线时序的串行命令地址包，再通过第三串行总线传输到串行非易失存储器；

e.当并串转换模块输出串行命令地址包到达配置控制模块设定周期后，串行非易失存储器开始输出数据；