[发明专利]一种存储器阵列及编程方法

说明书

技术领域

本发明涉及存储器阵列，具体涉及一种存储器阵列的编程方法，属于半导体技术领域。

背景技术

闪存等非挥发性半导体器件是将被设定为某预定临限值的参考单元电流作为参考电流，在读取过程中将流经存储器单元的电流与参考电流进行比较，根据所读取的存储器单元电流是否比参考电流大，而进行数据“1”或“0”的判定。

随着存储器装置的高度集成化，存储器单元的空间不断被减小，模型(pattern)尺寸也随之减小，浮栅存储单元(Floating gate memory cell)能够存储两个相互独立的位数据，其大大提高了存储阵列的集成度。在采用浮栅存储单元组成的存储阵列中，通常采用虚拟接地的架构，在阵列各位线上方形成在水平面上与之垂直的堆栈栅极结构。

闪存存储器件多采用恒定电流编程方法，然而，在虚拟接地阵列结构中，隔离区域并非形成于各位线之间，随着虚拟接地存储阵列尺寸的缩小(scaleddown)，位线间的泄漏(bit-line to bit-line leakage)增大，而位线接触偏差(bit-line contact misalignment)也会导致在该位线与相邻设置于该位线旁侧的、未掺杂的硅化物区域之间产生泄漏电流，从而降低该位线接触的效果。

泄漏电流的出现，严重影响了编程电流的精准性。在现有技术中，通常采用在位线上方形成相应的位线接触以防止位线接触偏差，可在该接触经过蚀刻后，使用附加的掺杂植入以增加该位线扩散区域的尺寸，然而，这种方法将缩小位线间的距离，也会增加位线间的泄漏电流，从而使对存储器阵列的编程产生误差。

发明内容

本发明要解决的技术问题是，提供一种存储器阵列及编程方法，有效降低泄漏电流，减小编程过程中由于泄漏电流产生的编程误差，提高编程电流的精准性，以提高存储器阵列编程的准确性。

为解决上述技术问题，本发明提供的存储器阵列包括：

多行及多列存储器单元；

多个字线，其耦合到多行存储器单元，与各存储器单元的栅极连接，通过控制字线电压控制各行存储器单元的选通情况；

多个位线，其耦合到多列存储器单元，与各存储器单元的有源电极(S/D)连接，通过控制相邻两位线的电压控制各列存储器单元的编程及读写动作；

多个预充电电路，为上述字线及位线提供所需工作电压或工作电流；

以及钳位电路，在存储器阵列编程过程中，将与进行编程动作的第一存储器单元漏端耦合的第一位线、以及与第二存储器单元漏端耦合的第二位线电压钳制在相同且稳定的漏电压上，其中第二存储器单元与第一存储器单元位于同一行，且二者相邻。

进一步的，钳位电路包括电流发生器和缓冲器，电流发生器提供一稳定、精确的编程电流，此电流与流经所选择的、进行编程动作的第一存储器单元电流相同；该电流发生器的输出同时连接到与进行编程动作的第一存储器单元的漏端和缓冲器的正相或负相输入端；缓冲器的输出端连接一预充电电路，该预充电电路提供一与进行编程动作的第一存储器单元漏端电压相同的压降，并将该电压反馈至缓冲器的负相或正相输入端。

进一步的，该存储器阵列编程过程中，与进行编程动作的第一存储器单元源端耦合的位线由其所连接的预充电电路提供一高电平，与该第一存储器单元漏端耦合的位线由其所连接的预充电电路或钳位电路提供一恒定电流。

进一步的，该存储器阵列中，所涉及的存储器单元均为双浮栅、双控制栅结构，且具有一与字线连接的选择栅，该结构中，每一存储器单元可存储两个相互独立的字节。

本发明还提供一种存储器阵列编程方法，该存储器阵列中所涉及的各存储器单元均为双浮栅、双控制栅结构，编程过程中，对第一存储器单元进行编程动作，在与第一存储器单元栅极耦合的字线上施加一字线电压V_W，该字线电压V_W范围为0.8V～1.6V。

进一步的，该字线电压V_W为1.6V。

进一步的，在与第一存储器单元漏端耦合的第一位线及与第一存储器单元位于同一行、且相邻的第二存储单元漏端耦合的第二位线上施加相同的漏电压V_D，该电压范围为0.1V～0.6V。

进一步的，该漏电压V_D为0.3V。

进一步的，在与第二存储器单元位于同一行、且间隔(N-2)个存储器单元的第N存储器单元漏端耦合的第N位线上施加第N电压V_N，其范围为1V～5V，其中，N为整数且N≥3。