[发明专利]块、帧同步方法及装置

说明书

技术领域

本发明涉及通信领域，特别涉及块和帧同步技术。

背景技术

以太网无源光网络(Ethernet Passive Optical Network，简称“EPON”)接入技术是一种比较好的接入技术，其主要优点是维护简单、成本较低、较高的传输带宽和高性价比。

但是，由于EPON是一种采用无源光传输的技术，在这个网络中不使用具有放大和中继功能的元器件。因此EPON网络的传输距离和分支数目依赖于功率预算和各种传输损耗。随着传输距离或分支数目的增加，传输数据的信噪比(Signal Noise Ratio，简称“SNR”)逐渐减小，传输的数据的误码率逐渐增高。为了解决这一问题，在EPON系统中引入了前向纠错(Forward Error Correction，简称“FEC”)技术来提高系统的抗干扰能力，从而来增大系统的功率预算。

然而，64b/66b和64b/65b是两种编码效率较高的线路编码机制，使用了带有非扰码同步字符和控制字符的扰码方式。在EPON系统物理编码子层(Physical Coding Sublayer，简称“PCS”)中，使用了线路编码技术来提高数据传输的正确率。

目前FEC信息帧结构方案如图1所示，进入PCS层的数据先经过64b/66b线路编码，形成以66比特为单位的线路编码块。64b/66b编码机制是在64比特数据信息的基础上，增加了2比特的同步头。这2比特的同步头只有“01”或“10”这两种可能。其中，同步头为“01”表示64比特全部为数据信息；同步头为“10”表示64比特信息中包含数据信息和控制信息；而同步头为“00”或“11”则表示传输过程中发生了错误。在接收端，需要64b/66b线路编码中的两比特“01”或“10”的同步头实现64b/66b线路编码块同步(block synchronization)，以便于根据同步头来判断线路编码块中数据的类型，然后实现信息帧同步(frame synchronization)，以便于后续对FEC的解码。

现有技术的块同步和FEC码字信息帧同步的实现原理分别如下：

块同步原理为：在接收端，设置一个长度为66比特的缓存寄存器，在同步开始之前，将缓存寄存器中的所有位置进行初始化设置为“True(真)”。然后将所输入的比特数据与其前面的比特数据进行比较，如果这2比特数据相同，则就缓存寄存器中相应的位置置为“false(假)”。由于64b/66b编码块同步头的2比特数据只会是互异的，则当输入一定数目的数据后，缓存寄存器的某个的位置的值一直为“True”，那么这个位置就确定为64b/66b编码块的同步头起始的位置，从而实现块同步。

而FEC信息帧同步过程的机理和块同步的原理类似，区别在于要把缓存寄存器的长度增加到一个FEC信息帧的长度。在进行同步前将此缓存寄存器所有位置置为“True”，将输入的比特数据与其前面的比特数据进行比较，利用64b/66b编码块同步头互异的特性以及校验块同步头相同的特性，可以确定该缓存寄存器中数值一直为“True”的位置是同步头的位置，从而实现FEC信息帧同步。

另外，还有一种比较简单的FEC信息帧同步方法，该方法只对FEC帧中的校验信息块同步头进行扫描，由于校验信息块的2比特同步头永远是相同的，在缓存寄存器的对应位置上的值会一直是真，这样确定校验信息块的开始位置，从确定FEC帧的起始位置，实现FEC帧同步。

如果其中一个64b/66b线路编码块或FEC校验信息块的同步头发生错误，缓存寄存器中可能不会出现“True”的状态，此时就无法完成块同步或FEC帧同步。一般采取重新将缓存寄存器初始化，然后重新进行同步操作来解决。然而，本发明的发明人发现，在信道中的干扰较强时，接收数据的误码率较高，这样同步头错误的几率也很高，使得无法准确的完成同步甚至无法实现同步。另外，由于同步头错误时，只能通过重新初始化后进行同步操作，这样就会增长时延，影响系统的性能。

发明内容

本发明实施方式要解决的主要技术问题是提供一种块、帧同步方法及装置，使得在输入误码率比较高时，能够更准确地完成同步。

为解决上述技术问题，本发明的实施方式提供了一种块同步方法，包括以下步骤：

初始化L个计数器，每个计数器分别对应在长度为L的一个比特组中的一个位置，块同步头出现在L个计数器所对应的L个位置之一，L＞1；

对N个比特组进行检测，每个比特组长度为L，如果检测到与预设的块同步头之一相同的比特片段，则在L个计数器中选择该比特片段所在位置对应的计数器，增加所选择的计数器的计数值；N＞1；