[发明专利]一种基于FPGA的SFI4.1装置

权利要求书

1.一种基于FPGA的SFI4.1装置，其特征在于：该装置内用FPGA实现SFI4.1接口，通过SFI4.1接口分别连接FPGA器件与OTN系统中ASIC芯片，在ASIC芯片和FPGA器件上共用参考时钟REFCLK，且数据发送方向的发送时钟均直接采用参考时钟REFCLK，接收方向的接收时钟则直接采用随路时钟处理。

2.如权利要求1所述基于FPGA的SFI4.1装置，其特征在于：所述用FPGA实现的SFI4.1接口包括源同步接口的发送方向模块和源同步接口的接收方向模块；

所述源同步接口的发送方向模块，用于实现FPGA内部上一级处理模块输入的64路156.83Mb/s的并行数据到16路627.33Mb/s的并行差分数据输出的转换，同时发送出与数据随路的627.33M差分时钟；

所述源同步接口的接收方向模块，通过动态的调整随路差分时钟CLOCK_RX_P、CLOCK_RX_N输入后的相位，采用ISERDES实现外部输入的16路627.33Mb/s并行差分数据到64路156.83Mb/s并行数据的转换，得到经过源同步接收处理后的64路并行数据。

3.如权利要求2所述基于FPGA的SFI4.1装置，其特征在于：FPGA内部上一级处理模块输入的64路并行数据DATA[63:0]，通过16个输出串行器OSERDES输出16路并行数据：DATA_TX[15:0]；然后通过16个增强型差分输出驱动器OBUFDS_LVDSEXT_25输出16路并行差分数据对：DATA_TX_P[15:0]、DATA_TX_N[15:0]；

参考时钟REFCLK分别送入一个时钟驱动器BUFR和一个时钟驱动器BUFIO；

时钟驱动器BUFIO用于驱动位于输入输出端口附近的专用时钟布线资源，送出高质量的时钟资源，送出的时钟资源到达输入输出端口处的各种处理组件的时钟输入端；

时钟驱动器BUFR用于驱动区域的时钟布线资源，同时时钟驱动器BUFR根据参数对输入的时钟进行分频输出，分频因子为4；

时钟驱动器BUFIO输出一路高速串行时钟CLK到双数据速率输出ODDR的时钟输入端，双数据速率输出ODDR的输入端D1、D2为固定逻辑电平；

双数据速率输出ODDR的输出端Q经增强型差分输出驱动器OBUFDS_LVDSEXT_25输出一路差分随路时钟：CLOCK_TX_P、CLOCK_TX_N；

时钟驱动器BUFIO同时输出一路高速串行时钟TXCLK到每个输出串行器OSERDES的时钟输入端，作为OSERDES实现并串转换的串行时钟；

时钟驱动器BUFR输出一路分频后的并行时钟TXCLKDIV给每个输出串行器OSERDES的并行时钟输入端，作为OSERDES实现并串转换的并行时钟。

4.如权利要求2所述基于FPGA的SFI4.1装置，其特征在于：16路差分数据DATA_RX_P[15:0]、DATA_RX_N[15:0]分别成对的送入一个FPGA内部的差分输入缓冲器IBUFDS_LVDS_25，再经过与差分输入缓冲器IBUFDS_LVDS_25一一对应的FPGA内部的高速串并转换器ISERDES后，通过串并变化及对齐后合路为并行数据DATA_FROM_ISERDES；

输入的差分时钟CLOCK_RX_P、CLOCK_RX_N经过同一个FPGA内部的差分输入缓冲器IBUFDS_LVDS_25后，一路送入FPGA器件内的可编程延时调整单元IODELAY，另一路送入一个FPGA内部的高速串并转换器ISERDES得到CLOCK_RX_OUT时钟信号；

可编程延时调整单元IODELAY的输出分为两路，一路经过用于高速时钟驱动的时钟驱动器BUFIO为高速串并转换器ISERDES提供高速串行处理时钟RXCLK，另一路经过时钟驱动器BUFR进行4分频后为高速串并转换器ISERDES提供并行处理时钟RXCLKDIV；

CLOCK_RX_OUT时钟信号经过时钟对齐数据状态机处理后，输出一路TRAINING_DONE信号，且同时输出DEC、INC信号用于对可编程延时调整单元IODELAY进行延时控制。