[发明专利]制作半导体器件结构的方法

说明书

技术领域

本发明涉及半导体制作工艺，特别涉及制作半导体器件结构的方法。

背景技术

随着超大规模集成电路的迅速发展，芯片的集成度越来越高，器件结构的尺寸越来越小，因器件结构的高密度、小尺寸引发的各种效应对半导体工艺制作结果的影响也日益突出。以刻蚀形成接触孔的工艺制作为例，在同一衬底上制作接触孔，因具体功能不同，各接触孔的大小、形状及分布密度可能会不同，经过刻蚀工艺后形成的接触孔的结果就可能会不相同。而在半导体集成电路制造过程中，接触孔的形成是技术上重要的一环。接触孔是连接前道晶体管单元和后道金属配线的通道，既要连接晶体管的栅极，又要连接到源/漏极，因此形成均匀一致的接触孔成为器件性能的重要指标。以下以制作位线接触孔为例进行说明。

现有技术中制作位线接触孔的方法是，采用干法刻蚀方式刻蚀图案化的光刻胶层下方的掩膜层和层间介质层，进而形成位线接触孔(Contact toBit-Line)。由于该干法刻蚀的刻蚀速率对于掩膜层和层间介质层的刻蚀过程中会发生变化，由此会导致形成位线接触孔的过程中，掩膜层或层间介质层刻蚀不干净的现象出现。例如，常选择较好的刻蚀速率比值去除掩膜层，之后再进一步去除层间介质层，却可能导致掩膜层刻蚀不干净，并且残余的掩膜层可能作为层间介质层的刻蚀阻挡，使得最后获取的位线接触孔的侧壁的层间介质层发生突起或凹陷的现象，侧壁不陡直。另外，该侧面还可能积聚较多的聚合物(Polymer)，导致最后获取的半导体器件结构的位接触孔不符合要求，常常导致器件失效。如下图1A至图1C所示的现有技术的方法制备半导体器件结构的位线接触孔的剖面图。

如图1A所示，提供具有栅极结构102的前端器件层结构100。在前端器件层结构100中，栅极结构102两侧的衬底上分别形成有有源区101，以及所述衬底的表面分别形成有刻蚀停止层103、层间介质层104、掩膜层105和光刻胶层106。图案化所述光刻胶层106，使其暴露出位线接触孔的位置107。

参照图1B所示，接着以图案化的光刻胶层为掩膜，采用干法刻蚀方式对位线接触孔的位置107下方的掩膜层105进行刻蚀，以打开掩膜层105，形成具有第一开口108的掩膜层105’即图案化的掩膜层105’，该第一开口108的下方暴露出层间介质层104的表面。其中在该图1B所示步骤的刻蚀过程中，光刻胶层106作为掩膜被完全消耗，使得层间介质层104的上方形成图案化的掩膜层105’。另外，上述干法刻蚀过程中，在图案化的掩膜层105’的表面会残余少许的突起，该突起可能是掩膜层的残余物，或者可能是干法刻蚀过程中形成的聚合物。干法刻蚀过程中还会在第一开口108的侧壁和底部形成类似突起的聚合物，该聚合物为干法刻蚀过程中的附产物，其成分中包含C、H、O、F等元素。

接着，参照图1C所示，以图案化的掩膜层105’为掩膜，刻蚀第一开口108下方的层间介质层104和刻蚀停止层103，形成暴露有源区和该有源区相邻的栅极结构的位线接触孔开口109，获得具有位线接触孔开口109的半导体器件结构。图1C所示步骤中的刻蚀方式为干法刻蚀方式，其刻蚀气体为包含氧气的刻蚀气体。然而，实际工艺中的干法刻蚀会因为前述图1B所示步骤中残留的聚合物而导致形成位线接触孔开口109的过程中的刻蚀速率不均匀，使得获取的该位线接触孔开口109的剖面结构中的侧壁不陡直，如图1C所示的侧壁110。

此外，在上述工艺过程中，形成第一开口108的非有源区的表面会出现较多的突起201，如图2所示，其原因可能是在掩膜层的刻蚀过程中，刻蚀速率或刻蚀气体的变化导致在掩膜层没有完全的刻蚀干净，在图案化的掩膜层105’的表面遗留有部分的突起。进而，再进一步刻蚀层间介质层的过程中，其所述突起部分会影响位线接触孔开口109的整体刻蚀速率，导致最后刻蚀形成的位线接触孔开口109的侧壁不陡直，出现突起/凹陷的现象，进而导致最后的半导体器件结构在后续的使用过程中容易发生短路现象。图1C中示出了实际的侧壁110的剖面结构(图1C中虚线110’为版图设计时的侧壁的剖面结构)，可以很明显的看出，位线接触孔开口109的截面形状是完全不符合工艺设计要求。在实际的金属线层互连中，采用上述半导体器件结构的位线接触孔进行后续工艺时，容易出现短路现象。

因此，需要一种改进的形成位线接触孔的方法以使位线接触孔符合实际的工艺设计要求，即保证接触孔具有理想的外形轮廓，从而避免上述问题。

发明内容