[发明专利]存储器系统以及对存储器系统的控制方法

说明书

相关申请的交叉引用

本发明要求在日本于2009年9月18日提交的日本专利申请2009-218044的优先权，通过引用将其全部内容并入到这里。

技术领域

本发明涉及存储器系统及其控制方法，更具体而言，涉及具有这样的错误校正部的存储器系统及其控制方法，该错误校正部采用基于代数的错误校正码和使用基于概率的重复计算的错误校正码。

背景技术

在半导体存储器领域中，积极进行着有关错误校正码的开发。在错误校正码当中，近年来注意力特别集中在低密度奇偶校验码(low density parity check code)(下文中称为“LDPC码”)，LDPC码是使用基于概率的重复计算的错误校正码。对于LDPC码，已经报道了接近香农(Shannon)极限的优良性能，其中香农极限是代码性能的理论极限。

在使用在实践中广泛应用的诸如BCH码或Reed-Solomon(RS)码的硬判码(hard decision code)的基于代数的错误校正方案中，可校正的位错误的速率的提高牵涉到诸如奇偶部或校正电路的尺寸增大的问题。然而，已经在数学上论证了这些方案的可靠地校正特定数目或更少的错误的能力。

另一方面，对于作为使用基于概率的重复计算的错误校正方案的LDPC代码，难以明确地定义代码的校正能力自身。即使对于相当少的位错误，错误校正也会偶尔失败。

同样，已知采用链接码的错误校正方案，该链接码同时使用LDPC码和BCH码。例如，根据无线电法(Radio Law)(1950年的第131号法)第38条，用于标准电视广播当中的数字广播的标准传送系统的条例等等、附表39的高度窄带传送数字广播(涉及第49条第3项)规定了采用使用BCH码作为外码且使用LDPC码作为内码的链接码的错误校正方案。

然而，因为通过重复稍后描述的迭代处理来进行使用LDPC码的解码处理，要进行很多次数的迭代处理。这不仅增加了解码处理时间，而且还增加了解码处理所需的功率消耗。

此外，在使用LDPC码的错误检查和校正(error check and correction)(下文中称为“ECC”)电路中，处理时间随代码长度成比例增加。同时，迭代处理电路和奇偶检测电路都增大了尺寸。

这里，日本专利申请特开公开2008-219528提出了一种ECC电路，其省略了对具有超过预定值的信赖度(reliability)的数据的迭代处理。然而，在该ECC电路中，电路尺寸增大，这是因为运算的并行处理需要用于位节点信赖度的多个阈值判定电路。例如，在使用256×256单位矩阵的正则型奇偶校验矩阵的方案中，在256个运算单元(operation unit)中对256个位节点的运算的并行处理需要用于所有运算单元中的每一个的阈值判定电路(例如，幅值比较器(magnitude comparator))。因此，电路尺寸显著增大。

此外，在上述ECC电路中，当迭代处理的次数超过预定最大迭代次数并且发现错误校正没有收敛时，通过包含具有超过阈值的信赖度的数据而再次进行迭代处理。例如，如果迭代的最大次数为八次，则在完成了八次迭代处理之后再次进行迭代处理，因此会降低处理速度。

发明内容

本申请的发明的一个方面的存储器系统是一种具有存储装置和主机的存储器系统，所述存储装置被配置为存储通过对由多个扇区数据(a plurality of pieces of sector data)构成的帧数据进行编码而产生的被编码的帧数据(coded frame data)，所述主机被配置为向所述存储装置发送所述帧数据和从所述存储装置接收所述帧数据，所述存储装置包括：第一ECC解码器，其被配置为基于扇区数据(on a sector data basis)而使用硬判码进行硬判码解码处理；第二ECC解码器，其被配置为基于帧数据(on a frame data basis)而使用LDPC码进行LDPC解码处理；扇区错误标记部，其被配置为，为每一个扇区设定扇区错误标记，所述扇区错误标记存储与在所述硬判码解码处理中错误数据的存在或不存在有关的信息；以及ECC控制部，其被配置为在所述LDPC解码处理中基于在所述扇区错误标记部中的所述信息而进行使不包含错误数据的扇区数据的信赖度提高的控制。