[发明专利]一种实现多虚级联组成员排序的方法及装置

权利要求书

1.一种实现多虚级联组(VCG)成员排序的方法，其特征在于，该方法包括：

按照各VCG中最晚到达成员的到达时间的先后顺序，确定到达的所有VCG的排序队列，并对排列队列中各VCG依次进行成员排序；调用各VCG的成员排序结果。

2.如权利要求1所述的方法，其特征在于，

调用各VCG的成员排序结果指：

设置VCG的读方向复帧帧头开始时间，若所述读方向复帧帧头开始时间到达，则读取该VCG的成员排序结果，其中，VCG的读方向复帧帧头开始时间比该VCG的上一写方向复帧中最晚到达成员对应的子帧结尾时刻至少延迟排序到调用排序结果的允许时间间隔。

3.如权利要求2所述的方法，其特征在于，

所述排序到调用排序结果的允许时间间隔的值是，所有VCG同时到达时成员排序所需的总时间T1和所有VCG分散到达时成员排序所需的时间T2中的较大值。

4.如权利3所述的方法，其特征在于，

所有VCG同时到达时成员排序所需的总时间T1指：

一个VCG进行成员排序所需要的时间与所支持的VCG个数的乘积。

5.如权利要求3所述的方法，其特征在于，

所有VCG分散到达时成员排序所需的时间T2指：

一个VCG内最晚到达成员对应的通道的复帧中最后一个子帧中H4或者K4字节到来时与该通道下一复帧帧头到来时的时间间隔。

6.如权利要求4或5所述的方法，其特征在于，

VCG最晚到达成员的到达时间指：

比较VCG的各个成员对应的各复帧中最后一个子帧中H4或者K4字节的到达时间，最晚到达的子帧中H4或者K4字节的到达时间为该VCG最晚到达成员的到达时间。

7.一种实现多虚级联组(VCG)成员排序的装置，其特征在于，该装置包括队列排序模块、排序电路模块和调用模块，其中：

所述队列排序模块，用于按照各VCG中最晚到达成员的到达时间的先后顺序，确定到达的所有VCG的排序队列；

所述排序电路模块，用于对所述队列排序模块所确定的排列队列中各VCG依次进行成员排序；

所述调用模块，在各VCG依次进行成员排序后，调用所述排序电路模块处理后的各VCG的成员排序结果。

8.如权利要求7所述的装置，其特征在于，

所述调用模块，设置VCG的读方向复帧帧头开始时间，若所述读方向复帧帧头开始时间到达，则从所述排序电路模块读取该VCG的成员排序结果，其中，VCG的读方向复帧帧头开始时间比该VCG的上一写方向复帧中最晚到达成员对应的子帧结尾时刻至少延迟排序到调用排序结果的允许时间间隔。

9.如权利要求8所述的装置，其特征在于，

所述排序到调用排序结果的允许时间间隔的值是，所有VCG同时到达时成员排序所需的总时间T1和所有VCG分散到达时成员排序所需的时间T2中的较大值；

其中，所有VCG同时到达时成员排序所需的总时间T1指：一个VCG进行成员排序所需要的时间与所支持的VCG个数的乘积；

所有VCG分散到达时成员排序所需的时间T2指：一个VCG内最晚到达成员对应的通道的复帧中最后一个子帧中H4或者K4字节到来时与该通道下一复帧帧头到来时的时间间隔。

10.如权利要求9所述的装置，其特征在于，

VCG最晚到达成员的到达时间指：比较VCG的各个成员对应的各复帧中最后一个子帧中H4或者K4字节的到达时间，最晚到达的子帧中H4或者K4字节的到达时间为该VCG最晚到达成员的到达时间。