[发明专利]制作一集成电路的方法

说明书

技术领域

本发明涉及集成电路，且特别与金属氧化物半导体场效应晶体管(MOSFETs)技术有关。

背景技术

硅互补式金属氧化物半导体(Silicon CMOS)装置技术已将元件尺寸(device dimension)缩小至少一个数量级，且预期在十年内持续缩小至次5纳米范围(sub-5nm range)。不断演进的工艺技术使得元件尺寸愈来愈小。然而，元件尺寸的缩小却会使电路与系统层级的设计面临重大挑战，包括：电源电位(power supply voltage)下降、漏电流增加、可靠度(reliability)降低、以及集成系统中显著上升的功率密度(power density)。

图1将电源电位、功率密度相对于与元件尺寸的关系图像化，分别以数据轨迹105、110显示。元件尺寸自0.5微米缩小至0.13微米(标号115所示范围)时，定电场微缩(constant field scaling)技术可被采用，用以随着元件尺寸缩小降低电源电位。在定电场微缩技术中，电源电位成比例地随元件尺寸缩小而降低。定电场微缩的一项优点是：元件尺寸由0.5微米缩小到0.13微米时，功率密度大体上维持在定值。

元件尺寸自130纳米缩小至32纳米(标号120所示范围)时，定电场微缩不再适用。因为电源电位的快速降低将导致集成电路易受噪音干扰、且有可靠性问题。取而代之的是，在单位元件宽度导通电流(drive current per devicewidth)增加时，仍令电源电位维持在接近定值。性能提升器(performancebooster)，例如应变基板(strained substrate)技术…等等，用于助长单位元件宽度导通电流。在单位元件宽度导通电流增加的状况下，近似定值的电源电位将严重增加功率密度，导致诸多问题产生。例如：集成电路的热消耗(heatdissipation)问题，以及因过热而缩短装置寿命。

无疑地，元件尺寸缩小到32纳米以下(标号125所示范围)时，考虑到过热问题，功率密度不应持续剧烈增加。理想状态下，功率密度最好维持在定值、或甚至随着元件尺寸缩小而降低(如数据轨迹130所示)。为了得到近似定值的功率密度，电源电位可能需要被降低(如数据轨迹135所示)。

发明内容

本发明的目的在于克服现有技术中的缺陷。

以一种实施方式提供一种制作一集成电路的方法。该方法包括：根据一第二工艺计算适用至一第一工艺的定值缩放参数；为了以该第一工艺制作该集成电路，计算出可设定缩放参数；根据上述可设定缩放参数决定该集成电路的参数；以及制作该集成电路，其中采用为该集成电路所设定的上述参数。与该第二工艺相较，该第一工艺所制作的装置的元件尺寸较小。此外，上述可设定缩放参数基于上述定值缩放参数而设定。

以另一种实施方式提供一种制作一集成电路的方法。该方法包括：针对该集成电路提供一设计，其中该设计基于一第一工艺；针对一第二工艺调整该设计；根据该第一工艺以及该第二工艺计算出可设定缩放参数；根据上述可设定缩放参数设定集成电路参数；以及以所设定的集成电路参数制作该集成电路。

以另一种实施方式公开一种制作一集成电路的方法。该方法包括：接收该集成电路关于一第一工艺的一设计；根据上述第一与第二工艺接收工艺相关参数；基于该第二工艺产生该设计的电路布局；对采用第二工艺设计规则的该电路布局执行一设计规则检验；以及使用该第二工艺制作该集成电路。

前述内容大体上叙述本发明的特征与技术优势，以帮助理解后续实施例的详细内容。其余的实施方式特征与优势将于以下内容讨论，以形成本发明权利要求所欲保护的主题。本领域技术人员也许会以本发明所公开的概念与特殊实施方式为技术基础，对其他架构或程序进行修改或设计，以完成与本发明相同的目的。必须声明的是，如此等效结构仍是属于本发明权利要求所欲保护的精神与范畴。

本发明可得到近似定值的功率密度。

附图说明

图1将电源电位与功率密度相对于元件尺寸的数据图形化；

图2图解单位元件宽度导通电流缩放参数相对于电源电位缩放参数的关系；

图3a为一流程图，其中图解计算可设定缩放参数的流程；

图3b为一流程图，其中图解计算定值缩放参数的流程；

图4为一流程图，其中图解一现存集成电路设计的缩放流程；以及

图5为一流程图，其中图解一集成电路的制作流程。

其中，附图标记说明如下：

105～数据轨迹，描绘电源电位相对于元件尺寸的数据；