[发明专利]芯片级ECO缩小有效
| 申请号： | 201010279233.1 | 申请日： | 2010-09-08 |
| 公开（公告）号： | CN102024750A | 公开（公告）日： | 2011-04-20 |
| 发明（设计）人： | 陈皇宇;余和哲;王中兴;赵孝蜀;郑仪侃;鲁立忠 | 申请（专利权）人： | 台湾积体电路制造股份有限公司 |
| 主分类号： | H01L21/77 | 分类号： | H01L21/77 |
| 代理公司： | 北京市德恒律师事务所 11306 | 代理人： | 陆鑫;熊须远 |
| 地址： | 中国台*** | 国省代码： | 中国台湾;71 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 芯片级 eco 缩小 | ||
1.一种用于形成集成电路的方法，所述方法包括：
提供包括第一智力特性件(IP)的芯片表征件的第一布局；
生成与所述第一IP的边缘重叠且从所述第一IP的边缘伸出的切割线，其中，所述切割线将所述芯片表征件划分为第一多个电路区域；
使所述多个电路区域相对于所述第一IP的位置向外偏移，其中，通过偏移的步骤生成空间；以及
所述第一IP被放大到所述空间中以生成第一放大的IP，其中，所述第一IP根据第一比率放大。
2.根据权利要求1所述的方法，其中，偏移所述第一多个电路区域的步骤包括加宽所述切割线以生成加宽的切割线，其中，所述空间包括加宽的切割线的部分。
3.根据权利要求2所述的方法，其中，所述切割线包括在第一方向上延伸的第一切割线，以及在与所述第一方向垂直的第二方向上延伸的第二切割线，以及其中，在放大所述第一IP的步骤中，所述第一IP在所述第一方向和所述第二方向上放大。
4.根据权利要求1所述的方法，其中，所述芯片表征件的第一布局还包括第二IP，其中所述方法还包括：
生成与所述第二IP的边缘重叠并从所述第二IP的边缘延伸出的附加切割线；
加宽所述附加切割线以生成加宽的附加切割线；以及
放大所述第二IP以重叠至少部分所述加宽的附加切割线，其中，所述第二IP根据第二比率放大，所述第二比率不同于所述第一比率。
5.根据权利要求1所述的方法，还包括在偏移所述多个电路区域之后，压缩所述第一多个电路区域。
6.根据权利要求5所述的方法，其中，在偏移步骤中偏移的所有电路区域在相同方向上被压缩。
7.根据权利要求5所述的方法，其中，所述切割线仅在Y方向上延伸，其中，在放大所述第一IP的步骤中，所述第一IP仅在X方向上被放大，其中，所述方法还包括：
生成与第一放大IP的附加边缘重叠并从第一放大IP的附加边缘延伸的附加切割线，其中，所述附加切割线在X方向上延伸，并将所述芯片表征件划分为第二多个电路区域；
相对于所述第一放大IP，在Y方向上向外偏移部分所述第二多个电路区域；
在Y方向上放大所述第一放大IP，以生成所述芯片表征件的第二布局。
8.根据权利要求7所述的方法，还包括对所述第二布局进行直接缩小，以生成所述芯片表征件的第三布局。
9.根据权利要求8所述的方法，还包括在物理芯片上实施所述芯片表征件的第三布局。
10.根据权利要求1所述的方法，其中，设置所述第一布局的步骤包括从存储介质上检索所述第一布局。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于台湾积体电路制造股份有限公司，未经台湾积体电路制造股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/201010279233.1/1.html，转载请声明来源钻瓜专利网。
- 上一篇：电子器件、电子器件的制造方法以及电子设备
- 下一篇：发光元件的制造方法
- 同类专利
- 专利分类
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
