[发明专利]一种集成电路层次网表比较方法

说明书

技术领域

本发明属于半导体集成电路自动化设计领域，主要涉及后端版图设计和验证，尤其是版图(Layout)与原理图(Schematic)一致性检查(LVS-Layout Versus Schematic)。

背景技术

版图设计和验证是集成电路设计流程中重要的一环，高效准确的验证能够有效的提高集成电路设计的效率，极大降低设计失败的风险。然而随着工艺不断的向着纳米级进展，在超大规模乃至甚大规模集成电路设计中，版图规模急剧膨胀，传统的版图验证方法在计算速度和内存使用方面都远远落后于用户的需求。因而层次版图验证方法受到了重视，它的优点是：利用版图在设计过程中所具有的层次的特点，对多次重复出现的版图只需验证一次，减少冗余的操作和运算，从而有效提高计算效率。

层次LVS验证，首先从版图中提取出层次网表，然后与原理图的层次网表进行同构比较，同构比较是基于层次结构进行比较。相对于传统的基于打散网表的LVS，层次化LVS的思想就是利用原理图和版图网表本身具有层次性的特点，减少重复比较，避免了在打散情况下，若一个单元被引用了n次，则打散LVS要对这个单元的内容作n次比较。若单元内有一个错，则打散LVS对同一个错会报n次等情况，该单元只需比较一次，报错也只有一次。由此可见，层次LVS比打散LVS充分利用了版图数据的层次化关系，在处理电路的规模、减少数据处理时间、减少内存占用、和减少错误结果数量等诸方面有着极大的优越性。对规模达到或超过百万晶体管的芯片设计优势更加明显。

层次的LVS验证，在理想情况下所有单元按照顺利只比较一次就能够完成LVS比较，但是在实际中，对称电路引起单元PORT(端口)的可交换性以及引用单元时PIN(引脚)未匹配时造成的循环等待等问题会导致无法匹配、进入死循环或错误匹配从而报告大量重复错误。层次的LVS验证则着重于解决如何保证层次单元还未完全匹配时即可进行其他单元的比较，以及如何利用和处理好层次关系从而保证层次单元内部匹配的问题。

发明内容

本发明提供一种集成电路版图的层次网表比较方法，能够充分利用版图和原理图中原有的层次，在保证比较结果的准确性的同时减少层次比较迭代次数，加快LVS验证速度并且减少重复报错和错误匹配。

本发明的主要思路：对版图和原理图网表进行适当的层次预处理之后，按照逆拓扑顺利依次比较层次单元，层次单元可以通过PORT向外传递分组匹配信息或者引用PIN引脚向内传递分组匹配信息；将未完成匹配的层次单元挂起并追加到挂起队列尾部，并采用归纳、层次任意匹配和广播方法处理挂起队列中的层次单元直到所有挂起的层次单元全部完成匹配比较，而已经完成匹配比较的层次单元可以通过PORT和PIN引脚传递匹配分组信息给其他层次单元，从而完成所有层次单元的比较。

层次单元可以由版图设计者输入指定，或者通过程序自动按照名字识别。

附图说明

图1层次比较流程图

图2层次比较实例

图3实例的拓扑结构图

具体实施方式

具体实施方式包括两大步骤：

1)层次预处理，包括自动识别层次单元、打散Layout和原理图中无法一一对应的单元、处理短路问题、器件约简和无用浮空器件的过滤、门电路的识别等子步骤；

2)层次比较，如附图1所示，比较流程如下：①按照层次逆拓扑顺序遍历层次单元，依次比较各个单元，单元内部比较采用签名方法比较内部的器件、单元引用和线网，如果存在与PORT直接和间接相连接的器件、单元引用或线网不能确定匹配关系时，就将本单元加入挂起队列；②若挂起队列非空，则按照拓扑顺序遍历挂起队列中的层次单元并进行归纳，将父单元的匹配信息或分组信息通过引用PIN引脚传递给被引用单元对应的PORT，获得匹配或分组信息的PORT再帮助单元内部进行比较，如果匹配成功则将该挂起单元从挂起队列中删除，如果所有挂起单元都没有从父单元获取到有效PORT匹配或分组信息，则进入③，否则执行④；③按照逆拓扑顺序遍历挂起单元队列并执行任意匹配；④按照逆拓扑顺序遍历挂起单元队列并进行广播，将子单元的PORT匹配或分组信息广播给所有父单元，遍历过程中父单元利用广播的匹配分组信息进行单元内部比较，完成比较则从队列中删除；⑤若挂起单元队列为空，则全部比较结束，否则转入②。

其中归纳和广播方法步骤分别如下：

归纳方法：

(1)在按拓扑顺序比较挂起单元时，从匹配的单元引用的匹配的PIN出发向被子单元传回PORT的匹配或分组信息；