[发明专利]一种高速实时工业以太网的通信方法及装置无效
申请号: | 201010279451.5 | 申请日: | 2010-09-13 |
公开(公告)号: | CN101917316A | 公开(公告)日: | 2010-12-15 |
发明(设计)人: | 陈友东;魏洪兴;杜瑞芳;申广涛;王田苗 | 申请(专利权)人: | 北京航空航天大学;北京航天数控系统有限公司 |
主分类号: | H04L12/28 | 分类号: | H04L12/28;H04L12/40;H04L12/56 |
代理公司: | 北京万科园知识产权代理有限责任公司 11230 | 代理人: | 杜澄心;张亚军 |
地址: | 100191*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 高速 实时 工业 以太网 通信 方法 装置 | ||
技术领域
本发明涉及高速数据传输应用及机器人控制领域,尤其涉及一种高速实时总线的通信方法及装置。
背景技术
国际先进的数控机床和工业机器人控制系统,采用现场总线连接数字伺服和IO设备,构成了现场总线计算机控制系统。数控系统队现场总线的性能要求总线传输的实时性、命令执行和状态反馈的同步性、命令发送的周期性,这些特性现有的总线(如CAN总线、以太网等)由于其实时性和通信带宽等方面的原因,并不适合应用于数控系统。
传统的提供实时功能的以太网方案大多采用通过较高级的协议层禁止CSMA/CD存取过程,并使用时间片或轮询过程来取代它或者使用专用交换机,并家用精确的时间控制方式分配以太网数据包。但这些方案带宽的利用率很低,重新定向到输出或驱动控制器,以及读取数据所需的时间主要取决于执行方式,无法避免通信总线传输的延迟。
发明内容
本发明的目的是提供一种高速实时工业以太网的通信方法及装置,以解决数据传输实时性等问题。
本发明所述的一种高速实时工业以太网的通信方法,采用自定协议、精准的时钟同步方法、总帧传输的方式,将各从站的数据填入帧中相应字段,其通信方法包括:
数据帧到来时,从站首先进行寻址,即在总帧中找到本站的数据段;
地址匹配后,从站根据本站数据段中的命令,执行相应的读、写等操作;
从站在数据处理过程中,是边接收,边解析,边转发,每个时钟节拍传输2bit。
本发明所述的一种高速实时工业以太网的通信方法,通过修改普通以太网帧结构达到通信协议的帧结构即能满足自己的传输要求,又能够通过普通以太网芯片进行传输;此协议帧结构中普通以太网帧结构中的以太网类型字段保持不变、目的地址和源地址设为保留字,将长度、控制、数据字段按照需要,进行自定义。具体字段主要包括:保留字、以太网类型(此字段可定义两种不同以太网协议)、CASNET头(此字段包括有各从站数据字段的总长度及CASNET的类型,以此段结合以太网类型字段判断数据帧是否为CASNET帧)、子报文(为各从站的数据字段)、CRC冗余校验。
本发明所述的一种高速实时工业以太网的通信方法,各从站在数据帧到来时,首先判断数据帧是否为本系统要传输的数据包,判断为是所需要的数据包就接收并做后续处理,否则丢弃;此过程就需要除了要判定以太网类型外,在协议帧机构头部的固定位加标示,由此以太网类型和此标示共同决定是否本协议支持的数据包。
本发明所述的一种高速实时工业以太网的通信方法,各从站在存取数据过程中,首先需要有本地地址、操作命令、内部寄存器偏移地址、要进行数据处理的长度等参数;
寻址,在帧中找到各自从站的数据段;
取本站数据段的命令字、数据位长度、命令处理相应的地址偏移量,通过这些主要字段在本站做相应的处理。
本发明所述的一种高速实时工业以太网的通信方法,为达到实时性这一特征,本系统选用实时(如UCOS II)操作系统,数据传输过程中,系统一直在一实时任务下运行,能够实现数据传输的实时性。
本发明所述的一种高速实时工业以太网的通信方法,在主站和从站利用不同时钟源时,需要一套完整的时钟同步机制,以满足系统的时钟同步要求,其关键步骤:
线路延迟补偿,主站读取同一周期内数据帧两次经过从站的时间戳,计算传输延迟,并发送给各从站进行延迟补偿。
时钟启动偏差补偿,系统初始化阶段,主站算出各从站与基准从站的时钟偏移,并发给各从站进行偏移补偿。
漂移补偿,通过FPGA内部的加数寄存器、累加器、计数器使各站输出时钟计数器稳定在同一频率。本方法是通过发送同步数据包,调整加数寄存器的值,每次累加器值溢出时计数器加1,计数器的值即为本地时钟的值。
本发明所述的一种高速实时工业以太网的通信方法,所述漂移补偿在数据通信过程中要定期进行,即主站要在数据包传输过程中定时发送进行漂移补偿的同步包,通过发送同步包,使FPGA调整加数寄存器中的值,来调节时钟输出频率。
本发明所述的一种高速实时工业以太网的通信装置,硬件选用普通以太网物理芯片,接口选用普通以太网口RJ45,物理层传输为RMII协议,数据链路层是在FPGA中通过verilog编程实现的;FPGA中模块包括:
用于对数据帧的类型判断、地址查询及数据处理的接收模块;
用于将处理过的数据帧转发到下一从站的发送模块;
数据帧到来时产生中断、接收FIFO满产生中断、发送FIFO满产生
中断的中断控制模块;
用于完成系统时钟同步的一系列操作的同步模块单元;
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