[发明专利]双镶嵌结构及其制造方法

说明书

技术领域

本发明涉及集成电路制造领域，特别是涉及一种双镶嵌结构及其制造方法。

背景技术

目前，半导体器件的制造技术飞速发展，半导体器件之间的高性能、高密度连接不仅在单个互连层中进行，而且要在多层之间进行互连。因此，通常提供多层互连结构，其中多个互连层互相堆叠，并且介质层置于其间，用于连接半导体器件。特别是利用双镶嵌(dual-damascene)工艺形成的多层互连结构，其预先在介质层中形成通孔(via)和沟槽(trench)，然后用导电材料填充所述通孔和沟槽。因为双镶嵌结构能避免重叠误差以及解决现有的金属工艺的限制，双镶嵌工艺便被广泛地应用在半导体制作过程中而提升器件可靠度。

通常来说，介电常数(k)值低于2.5的介质薄膜被半导体制造业称为超低介电常数介质薄膜。为了降低金属互连线之间的寄生电容，降低信号的RC延迟和金属互连线之间的干扰，目前普遍采用超低介电常数(low k)材料作为双镶嵌结构的介质层，并采用沟槽优先(trench first)、通孔优先(via first)或部分通孔优先(partial via first)的方法来形成双镶嵌结构。

详细的，请参考图1A至图1H，其为现有的一种双镶嵌结构的制造方法的各步骤相应结构的剖面示意图。

如图1A所示，首先，提供半导体衬底100，所述半导体衬底100中形成有金属布线层101，所述金属布线层101的材料可以为铝、银、铜中的一种。

如图1B所示，然后，在半导体衬底100上形成第一介质层110，接着在所述第一介质层110形成中间层120。所述第一介质层110通常选用超低介电常数材料，而中间层120需选用与第一介质层110和第二介质层130具有较高刻蚀选择比的材料，例如是碳化硅或掺氮的碳化硅(NDC)，以确保中间层120可作为后续刻蚀工艺的刻蚀停止层，降低刻蚀工艺的控制难度。通常来说，与第一介质层110和第二介质层130相比，所述中间层120的介电常数值较高。

如图1C所示，接着，形成覆盖所述中间层120的第二介质层130。

如图1D所示，接下来，在所述第二介质层130上形成第一掩膜层140，所述第一掩膜层140具有暴露第二介质层130表面的第一开口141。

如图1E所示，随后，在第一掩膜层140和第二介质层130上形成第二掩膜层150，所述第二掩膜层150具有暴露第二介质层130表面的第二开口151，第二开口151的截面宽度小于第一开口141的截面宽度。

如图1F所示，其后，以所述第二掩膜层150为掩膜，依次刻蚀第二介质层130、中间层120以及部分第一介质层110，以形成部分通孔111。

如图1G所示，随后，去除所述第二掩膜层150.

如图1H所示，最后，以第一掩膜层140为掩膜，刻蚀第二介质层130直至暴露中间层120的表面，同时所述部分通孔111下方的第一介质层被全部去除，以形成沟槽130’和通孔110’。在形成沟槽130’和通孔110’的过程中，刻蚀第一介质层110和第二介质层130的刻蚀气体几乎不刻蚀中间层120，所述中间层120可作为刻蚀停止层，有利于控制形成的沟槽130’的深度。

然而，在实际生产中发现，由于所述中间层120的介电常数值较高，并且所述第一介质层110上全部覆盖了中间层120，导致双镶嵌结构整体的介电常数值升高，使得金属互连线之间的寄生电容增大，造成RC延迟效应，对后续形成的金属互连线的性能产生不利影响，进而影响半导体器件的可靠性。

发明内容

本发明提供一种双镶嵌结构及其制造方法，已解决现有技术形成的双镶嵌结构整体的介电常数值较高，影响半导体器件的可靠性的问题。

为解决上述技术问题，本发明提供一种双镶嵌结构的制造方法，包括：提供半导体衬底；在所述半导体衬底上依次形成第一介质层和中间层；刻蚀所述中间层以形成图形化中间层；形成覆盖所述第一介质层和图形化中间层的第二介质层；刻蚀所述第二介质层、图形化中间层和第一介质层，以形成沟槽和通孔，所述沟槽与通孔连通，所述沟槽的截面宽度大于通孔的截面宽度，所述沟槽暴露所述图形化中间层的表面，所述通孔暴露所述半导体衬底的表面。

可选的，在所述双镶嵌结构的制造方法中，所述图形化中间层的截面宽度大于或等于所述沟槽的截面宽度。

可选的，在所述双镶嵌结构的制造方法中，所述中间层的材料为碳化硅或掺氮的碳化硅。

可选的，在所述双镶嵌结构的制造方法中，刻蚀所述中间层时所采用的刻蚀气体为氯气、氧气和氩气的混合气体。