[发明专利]具有内联机结构的三维叠层元件及其制造方法

说明书

技术领域

本发明是有关于一种高密度集成电路元件，且特别是有关于一种用于多层级(multi-level)的具有内联机结构的三维(3D)叠层元件及其制造方法。

背景技术

在制造高密度存储器元件时，集成电路上的每一单位面积的数据量是关键因子。因此，当存储器元件的关键尺寸受限于光刻技术时，为了使每一位能达到较大的储存密度与较低的成本，已有人提出叠层存储单元的多个层级的技术。

举例而言，在Lai等人的「A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory」(IEEE国际电子元件会议，2006年12月11日至13日)中；以及在Jung等人的「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」(IEEE国际电子元件会议，2006年12月11日至13日)中，将薄膜晶体管技术应用于电荷捕捉存储器。

而且，在Johnson等人的「512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells」(2003年11月的IEEE固态电路期刊第38卷11期(IEEE J.of Solid-State Circuits，vol.38，no.11))中，已将交叉点阵列(cross-point array)技术应用于反熔丝(anti-fuse)存储器。亦可见Cleeves的美国专利第7,081,377号「Three-Dimensional Memory」。

在Kim等人的「Novel 3-D Structure for Ultra-High Density Flash Memory with VRAT and PIPE」(2008VLSI技术讨论会技术论文汇编(2008Symposium on VLSI Technology Digest of Technical Papers))；2008年6月17日至19日，第122至123页)中描述另一结构，其在电荷捕捉存储器技术中提供垂直「反及」(NAND)单元。

在三维叠层存储器元件中，导电内联机用以将存储单元的下层级耦接至译码电路及相似者，以通过上层级。这些内联机的占据面积或平视面积可能显著地缩减上层级的存储单元的可用面积。此外，内联机技术的成本会随着所需的光刻步骤数目的增加而增加。在Tanaka等人的「Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory」(2007 VLSI技术讨论会技术论文汇编(2007Symposium on VLSI Technology Digest of Technical Papers)；2007年6月12日至14日，第14至15页)中描述一种减少光刻步骤数目的方法。

然而，在Tanaka等人所描述的叠层结构中，与下层级连接的层级的尺寸会小于下层级的尺寸。这会造成上层级的存储器面积会显著地较小，且降低存储器密度以及增加每一位的成本。此外，此方法使得能够层迭的层级数目受到实际状况的限制。因此，即使三维叠层存储器具有密度较高的优点，但较低的存储器密度与所造成的每一位的成本升高限制了此技术的使用。

因此需要提供一种具有内联机结构的三维3D叠层元件以及制造此元件的方法，其中内联机结构用以连接多个层级且其具有相当小的占据面积，以及此方法可在较低成本下进行。

发明内容

有鉴于此，本发明的主要目的在于提供一种用于多层级(multi-level)的具有内联机结构的3D叠层元件及其制造方法，该具有内联机结构的3D叠层元件具有小的占据面积，用以连接多层级元件中的上层电路结构与其它层级的电路结构。

本文所叙述的具有内联机结构的3D叠层元件包括三维结构，此三维结构包括电路结构的多个层级，包括层级0至N，其中N至少为2。