[发明专利]自举采样开关电路和自举电路

说明书

技术领域

本发明涉及电路设计领域，特别是指一种自举采样开关电路和自举电路。

背景技术

随着现代通讯技术和信号处理技术的发展，对高速、高精度的半导体集成电路的需求越来越大。在模拟处理领域，常常需要将模拟信号转换为数字信号，再通过数字信号处理模块进行进一步的处理。在模拟信号转换到数字信号的过程中，常常需要用到采样开关，以满足对模数转换器性能的要求。

基于对采样开关性能的要求，常用到自举采样开关。这种技术主要用于采样保持电路。自举开关的结构如图1所示，自举采样开关主要包括：栅压自举电路20和NMOS晶体管10开关。栅压自举电路有两个输入CLK和Vin，一个输出Vout。

传统技术的栅压自举电路如图2所示，由一个充电电容C、十个MOS晶体管M1-M10和一个时钟电压提升电路组成。时钟CLK接NMOS晶体管M1和PMOS晶体管M2的栅极，M1和M2的源极分别接电源电压VDD和GND，M1和M2的漏极相连，记为节点1，实际上M1和M2组成了一个反相器，方向器的输出即为节点1。节点1作为时钟电压提升电路的输入，节点2为时钟电压提升电路的输出。节点2接NMOS晶体管M5的栅极，M5的漏极接电源电压VDD，源极接充电电容C的一个极板，同时与PMOS晶体管M9的源极相连。节点1接NMOS晶体管M6的栅极，M6的源极接GND，漏极接充电电容C的另一个极板，同时与NMOS晶体管M4、M7和M8的源极相连。M4的栅极与NMOS晶体管M3的栅极都接时钟CLK，M4的漏极接M3的漏极、M9的栅极和M8的漏极。M9的漏极与M8的栅极、M7的栅极和NMOS晶体管M10的漏极相连，作为栅压自举电路的输出Vboot。M10的源极接GND，栅极接节点1。M7的漏极接栅压自举电路的输入Vin。

当时钟CLK为低电平GND时，节点1和节点2使M5、M6导通，对充电电容C进行充电，使C上保持的电压为VDD，此时M10导通，输出电压Vboot为GND。当时钟CLK为高电平VDD时，节点1和节点2使M5、M6、M10断开，M4将M9的栅压拉低，使得M7、M8、M9导通，这样就使Vboot等于Vin加上C上保持的电压，即Vboot＝Vin+VDD，完成了栅压自举的功能。M8为了避免M9的栅源电压超过VDD，从而提高器件可靠性。

可以看到，传统的栅压自举电路需要额外的时钟电压提升电路，此电路将输入时钟的电压增大固定的值(一般为VDD)。这个额外的时钟电压提升电路增加了电路的复杂度。

发明内容

本发明要解决的技术问题是提供一种减少电路复杂度的自举采样开关电路和自举电路。

为解决上述技术问题，本发明的实施例提供技术方案如下：

一种自举采样开关电路，包括：

自举电路和第九NMOS晶体管；

所述自举电路输入时钟信号CLK和待采样信号Vin，输出第一信号Vboot；第九NMOS晶体管的源极连接待采样信号Vin，第九NMOS晶体管的栅极连接所述第一信号Vboot，第九NMOS晶体管的漏极输出第二信号Vout；

所述自举电路包括：

二极管、充电电容、反相器、第三PMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七PMOS晶体管以及第八NMOS晶体管；

所述反相器的输入端连接时钟信号CLK，所述反相器的输出端分别连接第三PMOS晶体管的栅极和第四NMOS晶体管的栅极；

第三PMOS晶体管的源极连接电源电压VDD，第四NMOS晶体管的源极连接待采样信号Vin，第三PMOS晶体管的漏极和第四NMOS晶体管的漏极相连；

第五NMOS晶体管的源极连接待采样信号Vin，第五NMOS晶体管的栅极连接第一信号Vboot，第五NMOS晶体管的漏极分别连接第六NMOS晶体管的漏极和充电电容的第一极板；

第六NMOS晶体管的栅极连接时钟信号CLK，第六NMOS晶体管的源极连接地信号GND；

二极管的正向端连接电源电压VDD，二极管的负向端分别连接充电电容的第二极板和第七PMOS晶体管的源极；

第七PMOS晶体管的栅极与第三PMOS晶体管的漏极相连，第七PMOS晶体管的漏极和第八NMOS晶体管的源极均连接第一信号Vboot；

第八NMOS晶体管的栅极连接电源电压VDD，第八NMOS晶体管的漏极与反相器的输出端相连。

所述反相器包括：第一PMOS晶体管和第二NMOS晶体管；

第一PMOS晶体管的栅极和第二NMOS晶体管的栅极均连接时钟信号CLK，作为反相器的输入端；