[发明专利]差动放大器电路

说明书

技术领域

本发明涉及一种差动放大器电路，具有输入辅助电路与遮蔽电路，助于增加输入共模电压范围，并适合高速操作。

背景技术

差动放大器在电子装置的电路中，是一个很基础的电路单元，以得到所要的放大讯号。然而，由于现今的电子装置都会要求更高的操作速度以及更大的操作范围，传统的差动放大器电路就必须要做其他设计。

图1示出了传统差动放大器电路的示意图。参阅图1，传统的一种差动放大器，其输入对是使用N型的MOS(Metal-Oxide-Semiconductor)晶体管，即是NMOS晶体管100、102作为差动放大器的一对输入晶体管，其一对栅极接收一对差动电压讯号，而一对源极则藉由电流源108连接到系统低电压，例如是地电压。

差动放大器的负载是一对P型的MOS晶体管，即是PMOS晶体管104、106，其连接方式为二极管连接形式(Diode-Connected)。此架构的一对输出端110、112的共模电压值(Common-Mode Voltage)会参考到系统高电压(VDD)所供应的电压值。也就是说，输出的共模电压值是VDD电压减掉负载PMOS晶体管104、106的V_SG电压。

这种二极管连接形式的负载PMOS晶体管，作为差动放大器的负载并不适合于高速操作。其原因是当此对输入晶体管的电流完全切换时，电流源108的电流全部流到某一边，另一边的电流则变为零，其对应的二极管连接形式的PMOS晶体管104(106)会对输出端充电。充电电流的大小会随着输出电压的上升而下降。这代表等效电阻值会随着输出讯号的上升而变大，即输出端的RC时间常数会随时间增加而变大，使得输出端的高电压电平无法达到一稳定的电压值状态。

换句话说，当输入差动讯号为任意数据(Random Data)时，输出的高电压电平会依据输入数据的频率的高低而有所不同，造成符号间干扰(ISI，Inter-Symbol Interference)的现象。

图2示出了传统差动放大器电路的示意图。参阅图2，为了能使差动放大器较高速操作，另一种传统差动放大器的设计与图1的设计类似，是使用NMOS晶体管100、102作为一输入对的差动放大器，其负载仍是PMOS晶体管104、106，但是利用两个阻抗元件R1、R2来感测输出端的共模电压值，并连接到负载PMOS晶体管104、106的栅极端。此架构的输出共模电压会参考到系统高电压VDD，输出的共模电压值是VDD电压减掉负载PMOS晶体管104、106的V_SG电压。

图2的差动放大器架构比图1的差动放大器较适合于高速操作。其原因为负载PMOS晶体管104、106的栅极端为共模端点。理想状况下，其并不随差动讯号的改变而改变。此即是负载PMOS晶体管104、106并不会因电流的切换而关闭，而理想上会维持固定的V_SG电压值与固定的充电电流。另外，在差动模式(Differential-Mode)下，输出端110、112所看到的等效电阻由阻抗元件R1、R2的等效电阻所决定，其值并不随输出电压的改变而改变，即输出端维持固定的RC时间常数。在足够的电路频宽下，输出电压电平不会依据输入数据的频率的高低而有所不同，因此并不会造成符号间干扰(ISI)的现象。

然而，虽然此电路架构适合于高速操作，但输入最低共模电压值会受到限制，输入最低共模电压值必须大于电流源108所需的最低电压值加上NMOS输入晶体管对102、104的V_GS电压值。

传统差动放大器的电路仍需要更进一步设计，以达到更佳的效能。

发明内容

本发明提供一种差动放大器的电路，提升操作速度的同时也可以增加输入电压的操作范围。

本发明提出一种差动放大器电路包括一对输入晶体管提供一对输入端。一对负载晶体管提供一对输出端及一对第一端连接到一第一电压。一对阻抗元件串联连接于该对输出端之间。一对辅助输入晶体管有一对控制端、一对第一端及一对第二端，其中该对控制端分别与该对输入端连接，该对输入晶体管与该对辅助输入晶体管的导电性相反。一对遮蔽晶体管有一对控制端、一对第一端及一对第二端，其中该对第一端分别与该对辅助输入晶体管的该对第二端连接，且藉由一对电流源耦接到一第二电压，该对第二端分别连接到该对输出端。

为使本发明的上述特征和优点能更明显易懂，下文特举实施例，并结合附图详细说明如下。

附图说明

图1示出了传统差动放大器电路的示意图。

图2示出了传统差动放大器电路的示意图。