[发明专利]存储器储存装置、存储器控制器与产生对数似然比的方法

说明书

技术领域

本发明是涉及一种用于错误校正程序的产生对数似然比的方法，且特别涉及一种实行该方法的存储器储存装置与存储器控制器。

背景技术

数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对数码内容的储存需求也急速增加。由于闪存(Flash Memory)具有资料非挥发性、省电、体积小与无机械结构等的特性，适合使用者随身携带作为数码档案传递与交换的储存媒体。固态硬盘(Solid State Drive，SSD)就是以闪存作为储存媒体的一个例子，并且已广泛使用于电脑主机系统中作为主硬盘。

目前的闪存主要分为两种，分别为反或型闪存(NOR Flash)与反及型闪存(NAND Flash)。闪存也可根据每一记忆胞可储存的资料位元数而区分为多阶记忆胞(Multi-Level Cell，MLC)闪存及单阶记忆胞(Single-Level Cell，SLC)闪存。SLC闪存的每个记忆胞仅能储存1个位元资料，而MLC闪存的每个记忆胞可储存至少2个以上的位元资料。例如，以4阶记忆胞闪存为例，每一记忆胞可储存2个位元资料(即，″11″、″10″、″00″与″01″)。

在闪存中，记忆胞会由位元线(Bit Line)与字元线(Word Line)来串起而形成一记忆胞阵列(memory cell array)。当控制位元线与字元线的控制电路在读取或写入资料到记忆胞阵列的指定记忆胞时，其他非指定的记忆胞的浮动电压可能会受到干扰(disturb)，进而造成错误位元。也就是说，控制电路从记忆胞中所读取的资料(也称为读取资料)与原先所写入的资料(也称为写入资料)不同。或者，当闪存因长期闲置、存储器漏电、或是多次抹除或写入等因素而造成磨耗(Wear)情况时，记忆胞中的浮动电压也可能改变而造成错误位元。

一般来说，存储器储存装置会配置错误校正电路来对写入资料进行错误校正编码以及对读取资料进行错误校正解码(也称为错误校正程序)，由此更正错误位元。由于制程的演进或存储器本身的硬体架构的关系(如多阶记忆胞闪存的每一记忆胞可储存的位元数越多其可能产生的错误位元也较SLC多)，这种存储器储存装置会需要使用错误校正能力较佳的错误校正技术(例如，低密度同位检查码(Low Density Parity Check Code，LDPC code))来对资料进行错误校正程序。存储器储存装置储存有一查询表记录软资讯(SoftInformation)与该软资讯会对应到0或1的机率比值(称之为对数似然比(LogLikelihood Ratio，LLR))的对应关系。因此在使用LDPC码进行错误校正时，存储器储存装置首先从记忆胞中获取软资讯，并依据查询表取得软资讯对应到的对数似然比，接着再以LDPC码进行错误更正的动作。查询表所记录的对数似然比可利用训练样本写入再读取后进行统计来取得其数值。越正确的对数似然比越能降低以LDPC码进行错误校正的迭代(iteration)次数，进而缩短对读取资料进行错误校正解码的时间。然而，存储器储存装置中的闪存会随着其储存次数(erase-program times)的增加而改变其错误特性，因此若要取得最佳的对数似然比，则必须不断地统计闪存的错误特性，此举将对系统造成相当大的负担。

发明内容

鉴于此，本发明提供一种产生对数似然比(Log Likelihood Ratio，LLR)的方法，降低存储器储存装置在估算读取资料所对应的对数似然比的运算负担。

本发明提供一种存储器控制器，降低存储器储存装置在估算读取资料所对应的对数似然比的运算负担。

本发明提供一种存储器储存装置，在估算读取资料所对应的对数似然比时具有较少的运算负担。

本发明提出一种产生对数似然比的方法，用于一存储器储存装置，此存储器储存装置包括具有多个记忆胞的闪存芯片。其中，各记忆胞具有多个储存状态，且上述储存状态是以至少一位元资料读取电压来区分。此方法包括使用上述位元资料读取电压从上述记忆胞中获取一读取资料，此读取资料对应第一储存状态，且第一储存状态为上述储存状态的其中之一。此方法还包括对读取资料执行错误校正程序以获得读取资料在写入时对应的第二储存状态，其中第二储存状态为上述储存状态的其中之一。在所读取的符合错误统计总数的储存状态中，取得在写入时为第二储存状态而在读取时为第一储存状态的储存错误总数。以及根据错误统计总数、上述储存状态的储存状态数量，以及储存错误总数执行一对数运算，进而产生读取资料的第一对数似然比。