[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及一种半导体装置及其制造方法，尤其涉及一种使用转接板(interposer)的三维半导体封装。

背景技术

自集成电路的发明创造以来，由于各个电子部件(即，晶体管、二极管、电阻、电容等等)的集成度(integration density)持续的改进，使半导体业持续不断的快速成长发展。主要来说，集成度的改进来自于最小特征尺寸(minimum feature size)不断缩小而容许更多的部件整合至既有的芯片面积内。

这些集成度的改进实质上是朝二维(two-dimensional，2D)方面的，因为集成部件所占的体积实际上位于半导体晶片的表面。尽管光刻(lithography)技术的精进为2D集成电路制作带来相当大的助益，二维空间所能拥有的密度还是有其物理限制。这些限制之一在于制作这些部件所需的最小尺寸。此外，当更多的装置放入一芯片中，需具有更复杂的电路设计。

为了进一步增加集成电路密度，已开始研究三维(3D)集成电路(three-dimensional integrated circuit，3DIC)。在典型的3DIC工艺中，二个芯片彼此接合，且在每一芯片与基底上的接触垫之间形成电性连接。例如，在彼此上方接合二个芯片。叠置的芯片接着与一承载基底(carrier substrate)接合，而接线将每一芯片上的接触垫电性耦接至承载基底上的接触垫。

另一种3D封装使用了叠层封装(packaging-on-packaging，PoP)或转接板技术来叠置芯片，以降低形状因素(form factor)。PoP通常包括一封装后的芯片，其放至于另一封装后的芯片，其中芯片通过焊料凸块(solder bump)而电性耦接。底下的芯片接着电性耦接至一封装基底。然而，PoP封装难以降低形状因素。另外，使用转接板的封装受限于基底上的引脚(pin)数量。

发明内容

为了解决现有技术的问题，在本发明一实施例中，一种半导体装置，包括：一第一芯片；一第二芯片；一转接板，第一芯片电性耦接至转接板的一第一侧，而第二芯片电性耦接至转接板的一第二侧；以及一基底，基底电性耦接至转接板的第二侧，其中基底包括一凹口，且第二芯片位于凹口内。

本发明另一实施例中，一种半导体装置，包括：一转接板，具有多个接垫位于一第一侧及一第二侧上；一第一芯片通过第一多个导电凸块而贴附至位于转接板的第一侧上的接垫；一第二芯片通过第二多个导电凸块而贴附至位于转接板的第二侧上的接垫；以及一基底，基底通过第三多个导电凸块贴附至位于转接板的第二侧上的接垫，其中基底具有一凹口，而第二芯片位于凹口内。

本发明又一实施例中，一种半导体装置的制造方法，包括：提供一或多个第一芯片；提供一或多个第二芯片；提供一转接板，其具有多个接垫位于一第一侧及一第二侧上；利用多个第一导电凸块将第一芯片贴附至位于转接板的第一侧上；利用多个第二导电凸块将第二芯片贴附至位于转接板的第二侧上；以及将转接板贴附至一基底，使至少一个第二芯片位于基底的一凹口内。

本发明可使用较多数量的导电凸块，且可帮助第二芯片散热。

附图说明

图1a至图1d示出各个实施例的特征及特性。

图2至图9示出根据一实施例的半导体装置制造方法中各个阶段的剖面示意图。

图10示出不同实施例的热特征曲线关系图。

图11a及图11b示出具有与不具有转接板的叠置芯片中的应力特征比较。

其中，附图标记说明如下：

102、202、1108～转接板；

104～第一集成电路芯片；

106～第一组导电凸块；

108～第二集成电路芯片；

110～第二组导电凸块；

112、206、952、1104～基底；

114、118、214～基底通孔电极；

116～第三组导电凸块；

120～导电球；

122～重布局线；

124、322、846～底胶材料；

126～外模；

208～介电层；

210～内连线；

212～接触垫；

216～线；

224、954～凹口；

226～热接垫；

228～导热接垫；

230～热导孔；

318、1102～第一芯片；

320、740、844～导电凸块；

424～承载基底；

426～粘着材料；

428～保护层；