[发明专利]一种数字延迟锁相环电路

说明书

技术领域

本发明涉及一种集成电路，特别涉及一种数字延迟锁相环电路。

背景技术

锁相环(PLL)和延迟锁相环（DLL）目前广泛用于微处理器、存储器接口、芯片之间的接口和大规模集成电路的时钟分布网络中用来解决时钟的偏斜问题,使得芯片内部或芯片之间的时钟延迟有足够的余量，从而提高系统的时序功能。

然而，PLL具有稳定性和抖动(Jitter)问题，限制了它的使用。例如，PLL环的带宽受工艺、温度、电压（PVT）条件变化的影响，导致系统不稳定，而且压控振荡器（VCO）会累积抖动,并且由于VCO的输出会反馈到PLL，导致前面的任何不确定性都会传递到后面。而DLL的相位错误不会累积，用DLL产生的时钟具有很小的抖动，此外，DLL易于设计、对噪声的免疫力和固有的稳定性使得DLL比PLL更有吸引力。

DLL可以分为模拟DLL、数字DLL和数模混合DLL，模拟DLL和数模混合DLL虽然有好的抗抖动性能，但由于采用压控延迟线（VCDL）技术，延迟线的频率范围受到限制，而且受PVT的影响比较大，对电源噪声的免疫力差，应用受到一定的限制。另外，如果在数字系统中，如存储器、微处理器设计中，使用模拟或数模混合DLL，会引入模拟电路设计的复杂性，因而数字延迟锁相环更具有吸引力。随着集成电路工艺进入纳米时代，单个门延迟可以达到很小，数字延迟单元特别是微调(细调)单元可以达到很高的精度，数字延迟锁相环也可以达到很小的抖动性能。

数字延迟锁相环根据实现方法可以分为：1）寄存器控制DLL； 2）计数器控制DLL；3）逐次逼近型DLL。逐次逼近型DLL由于采用二进制搜索算法，锁定时间比较短，但其最大的缺点是其频率范围比较窄，一般情况下可达到的最高频率不超过最小频率的3倍。对于传统的寄存器控制DLL和计数器控制DLL，其频率范围比较广，但其到达稳定态的锁定时间比较长，而且如果PVT变化比较大时，会有误锁现象发生。

为使DLL满足各种不同的应用，DLL必须具有比较广的频率范围，能够在不同的PVT条件下工作，并且具有较快的锁定速度。

传统的寄存器控制DLL如图1所示。传统的寄存器控制DLL包括数字延迟线、鉴相器和移位寄存器3个主要功能模块。数字延迟线由K（K为自然数）个相同的延迟单元组成，每个延迟单元由移位寄存器的输出信号控制，鉴相器比较输入时钟CLKIN和延迟后的输出时钟CLKOUT的相位，达到稳定态之前，根据相位比较结果控制移位寄存器进行左移或右移，从而调节数字延迟线的延迟时间，最终使得数字延迟线的延迟时间为一个时钟周期。

发明内容

本发明是针对现在数字延迟锁相环电路适用频率比较窄，锁定速度较慢的问题，提出了一种数字延迟锁相环电路，更改了传统的电路结构，解决了锁定速度慢及避免了误锁现象。

本发明的技术方案为：一种数字延迟锁相环电路，包括数字延迟线、鉴相器、时钟分频器、改进的移位寄存器、初始延迟控制电路，数字延迟线由K个相同的延迟单元组成，K为自然数，每个延迟单元由改进的移位寄存器的输出信号控制，鉴相器比较输入时钟CLKIN和延迟后的输出时钟CLKOUT的相位，根据相位比较结果控制改进的移位寄存器移位，初始延迟控制电路测量开机时输入时钟CLKIN到输出时钟CLKOUT的延迟时间后产生置位信号对改进的移位寄存器进行置位，输入时钟CLKIN经过时钟分频器分频后输出作为改进的移位寄存器的输入时钟。

所述每个延迟单元由粗调延迟电路和细调延迟电路组成，每个粗调延迟单元由2个串联的与非门和1个或门组成，输入时钟CLKIN与改进的移位寄存器输出控制信号输入或门，或门输出与前一个延迟单元输出共同输入串联的与非门，第二个与非门的另一个输入为改进的移位寄存器的相隔的下一个控制信号。

所述初始延迟控制电路包括4个触发器、1个2位计数器和逻辑电路，输出时钟CLKOUT作为第一触发器的时钟脉冲，输入时钟CLKIN作为第二、三、四触发器的时钟脉冲，第一触发器输出接第二触发器的复位端，第二触发器输出和经延时的输入时钟CLKIN经过与门输出作为2位计数器的输入脉冲，2位计数器输出经过逻辑电路产生置位控制信号，第二触发器输出输入第三触发器产生置位优先信号，第二、三触发器输出经过异或门输入第四触发器产生置位分配信号。所述改进的移位寄存器输入接初始延迟控制电路的置位控制信号、置位优先信号、鉴相器的粗调移位信号和细调移位信号，输出到数字延迟线。

本发明的有益效果在于：本发明数字延迟锁相环电路，解决了传统的DLL结构锁定速度慢和误锁的问题，并且有比较宽的频率范围，有助于提高芯片成品率。

附图说明