[发明专利]防静电放电和防闩锁效应保护电路规则的自动检查方法

说明书

技术领域

防静电放电(ESD)和防闩锁效应(Latch up)保护电路规则的自动检查方法是集成电路辅助设计软件工具中版图验证的一种特殊方法。本发明属于集成电路辅助设计软件工具中版图验证领域。

背景技术

集成电路版图设计过程中，为了防止静电放电和闩锁效应引起内部电路的失效，需要在版图中加入相应的保护电路，这些保护电路的设计要遵循一定的电路原理和工艺规则。电路设计完毕后，需要对保护电路进行电学规则和工艺规则的正确性验证。验证的主要内容包括：

●ESD器件的保护环检查，保证器件周围的保护环完整性、正确性。

●ESD器件的临近区域内的普通器件类型检查，保证极性的正确。

●针对宽度很大的MOS器件，检查其周围区域的合理正确性。

●检查保护环的电阻值是否足够小。

●检查电源线、地线到保护环的电阻值是否足够小。

●检查孔接触是否完全可靠。

目前，工业界常用的检查方法是：根据工艺文件的原始描述，由人工对版图设计的保护电路进行分析与查看，看版图是否与工艺文件的规定保持一致。

人工分析的方法有两个显著缺点，首先，随着电路设计的日益复杂，芯片规模不断增加，人工分析的工作量十分庞大，严重影响设计效率。一个典型的包含ESD和Latch up保护电路的芯片面积大约是3000微米x 3000微米，如果最小线宽为0.13微米，则该电路包含了几百万到上千万个元器件，布线图形的数目更是多达上亿个，人工取检查这种电路需要有经验的工程师花费大约一周的时间，大大影响开发效率。其次，人工检查难以保证测试的全面性，由于人在分析中难免会有小的疏忽与错误，会导致设计的版图文件隐含某些错误未被发现，最终导致芯片加工失败。

为了克服人工检查ESD和Latch up电路的缺陷，本发明提出了一种防静电放电(ESD)和防闩锁效应(Latch up)保护电路规则的自动检查方法，该方法由计算机程序自动生成进行检查，可以在很短的时间内完成一个完整芯片的检查，大大提高开发效率，保证电路的正确性。

发明内容

本发明提出了防静电放电(ESD)和防闩锁效应(Latch up)保护电路规则的自动检查方法，主要内容如下：

1.针对ESD和Latchup规则的原始工艺说明文件，构造用于自动检查的规则文件，将自然语言转化为计算机可以理解的描述语言：

例如，一个典型的ESD规则的原始工艺说明是：

An N+nwell contact region must be laid out between internal pgate and Nchtransistors of width＞＝200um

为了使得上述自然语言被计算机程序接受，本发明首先把上述描述转换为一种标准的规则文件，文件名为esd_strp1，其描述如下：

DRC Check Map PGate_internal GDS21   tmp 1_hier.gds maximum results all

DRC Check Map Nwell_contact  GDS22   tmp 1_hier.gds maximum results all

DRC Check Map WideNGate      GDS23   tmp 1_hier.gds maximum results all

PGate_internal{

copy PGate_internal

}

Nwell_contact{

copy Nwell_contact

}

WideNGate{

copy WideNGate

}

上述规则描述中，主要含义是：把需要检查的三个图形层次PGate_internal，

Nwell_contact和WideNGate输出到一个临时的数据文件tmp_hier1.gds中。

2.针对第一步生成的规则文件，利用主流版图验证工具的命令生成用于检查ESD和Latch up规则的中间数据文件，该中间数据文件为工业界标准的版图格式gds2。

仍以上一步的例子为例，针对规则文件esd_step1，运行工业界主流的版图验证

工具Calibre，运行方式如下：

Calibre-drc esd_step1