[发明专利]耗尽型顶栅结型场效应晶体管(DTGJFET)无效
申请号: | 201010505778.X | 申请日: | 2010-09-29 |
公开(公告)号: | CN102254951A | 公开(公告)日: | 2011-11-23 |
发明(设计)人: | A·吉比 | 申请(专利权)人: | 英特赛尔美国股份有限公司 |
主分类号: | H01L29/808 | 分类号: | H01L29/808;H01L29/06;H01L21/337 |
代理公司: | 上海专利商标事务所有限公司 31100 | 代理人: | 李玲 |
地址: | 美国加利*** | 国省代码: | 美国;US |
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摘要: | |||
搜索关键词: | 耗尽 型顶栅结型 场效应 晶体管 dtgjfet | ||
相关申请的交叉引用
本发明要求2009年10月8日提交的美国临时专利申请No.61/249,716的优先权。
技术领域
本示教涉及半导体器件制造领域,更具体地涉及用于结型场效应晶体管(JFET)器件的方法和结构。
背景技术
结型场效应晶体管器件(JFET)的设计和作用已经完善建立。图1为常规N沟道JFET器件10的立体图,其包括顶栅12、底栅14、源极区域16、漏极区域18和设置在顶栅12和底栅14之间的沟道区域20。取决于应用,掺杂程度可以变化,而掺杂极性(即N或P型)将对所有的应用保持相同。例如,在高电压应用的N沟道器件中,顶栅12可被中等掺杂成P型导电性,底栅14也被中等掺杂成P型导电性,源极区域16和漏极区域18可被重掺杂成N型导电性(即掺杂成“N+”导电性),而晶体管的主体半导体区域和沟道区域20被轻掺杂成N型导电性(即掺杂成“N-”导电性)。在较低电压应用中,掺杂水平趋向于更重。
在没有栅极偏压的情况下通过横跨源极16至漏极18施加电压,出现通过器件的电子流。随着施加到栅极12、14上的负偏压不断增加(即不断增加负栅-源电压VGS),由于在沟道区域中的电阻增大,通过器件的电子流变得更加受限。该增加的电阻由在顶栅和底栅周围的沟道区域中耗尽区的形成而产生。一旦VGS充分地为负,由于在达到器件饱和时发生“夹断”,电子传导停止。
在为精确高电压应用设计的JFET器件中(即在至少10V漏-源电压“VDS”下工作的器件),噪声会成问题。中等掺杂的顶栅是高电阻区域,因为它被夹在硅表面和沟道之间。当电压施加到栅极上时,电流在这个夹置区域中流动,以调节顶栅和沟道之间的耗尽区的宽度。这个区域的高电阻增加了对输入信号的热噪声,该热噪声在输出信号中被放大。通过增加顶栅中的掺杂剂浓度,噪声可能会有所减轻,但这限制了能够施加到器件上的电压。
此外,器件的击穿电压必须远大于最大工作电压,以防止由沟道中产生的电离电流引起的大栅极电流。电离电流进一步限制了常规JFET器件移植到共源共栅电路应用以用于限制输入偏置电流。
需要一种能在高电压和高精度操作期间克服这些问题的JFET器件设计。
发明内容
以下给出简化概述以便于提供本示教的一个或者多个实施例的一些方面的基本理解。此概述不是详尽综览,也不旨在确定本示教的关键性的或者决定性的要素,亦非描绘本示教的范围。相反,其目的是以简化的形式给出一个或者多个概念作为稍后给出的更加详细的说明前序。
本示教的一个实施例可包括一种半导体器件,其具有源极区域、漏极区域、设置在该源极区域和漏极区域之间的沟道区域以及设置在该源极区域和漏极区域之间的顶栅,其中该顶栅横跨从该源极区域向该漏极区域的整个范围覆盖该沟道区域。
本示教的另一个实施例可包括一种用于形成半导体器件的方法,其包括:将源极区域、漏极区域和沟道区域注入衬底中(诸如半导体晶圆、晶圆部分、外延层等),其中该沟道区域设置在该源极区域和该漏极区域之间,以及将顶栅注入衬底中,其中所注入的顶栅横跨从该源极区域向该漏极区域的整个范围覆盖该沟道区域。
可选地,注入顶栅的步骤进一步包括注入顶栅以使得顶栅的下表面横跨从源极区域向漏极区域的整个范围接触该沟道区域。
可选地,该方法进一步包括具有顶栅的晶体管栅极,其中晶体管栅极的形成包括:注入底栅,其中在注入沟道区域之后,该底栅的上表面横跨沟道区域的整个范围与沟道区域的下表面接触。
可选地,该方法进一步包括:注入晶体管栅极部分,其中在注入沟道区域之后,该晶体管栅极的第一部分位于相对于沟道区域的第一水平位置,该第一水平位置与沟道区域接触,且第二部分位于相对于沟道区域的第二水平位置,该第二水平位置与沟道区域接触。
可选地,注入沟道区域包括在约1×1016原子/cm3和约1×1017原子/cm3之间的峰值浓度下用具有第一类型导电性的第一类型掺杂剂掺杂沟道区域;以及注入顶栅包括在约1×1016原子/cm3的峰值浓度下用具有与第一类型导电性相反的第二类型导电性的第二类型掺杂剂掺杂顶栅。
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