[发明专利]MOS器件的SPICE测试结构

说明书

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种MOS器件的SPICE测试结构。

背景技术

在半导体集成电路中，电路系统的设计人员有时需要对系统中的部分电路作电压与电流关系的详细分析，此时需要做晶体管级仿真。在晶体管级仿真中所使用的电路模型都是最基本的元件和单管，并且这种仿真通常是通过集成电路增强模拟程序(SPICE，Simulation Program With Integrated Circuit Emphasis)来实现的。

为了进行SPICE模拟，必须先建立元器件的SPICE模型，例如MOS器件的SPICE模型，以便在模拟程序中有特定的数学模型来描述相应的元器件。对于MOS器件来说，其在亚阈值工作情况下的所有二级效应即构成了MOS器件的SPICE模型。元器件的SPICE模型与半导体制备工艺密切相关，通过元器件的SPICE模型可模拟相应的半导体制造厂(fab)生产的器件特性。

通常来说，半导体制造厂(fab)在建立初期都要收集元器件的SPICE模型，从而建立包含各种元器件模型的SPICE库，并且每进行一次工艺调整都需收集一次SPICE模型，对SPICE库进行调整。元器件的SPICE模型是通过对fab生产的器件进行SPICE测试，从而收集数据，并通过相应的数据建立模型得到的；并且，有时为了监测半导体制备工艺(process)情况，也需对fab生产的器件进行SPICE测试。

然而SPICE测试可能会对器件的引脚(pad)造成影响，从而给后续的一些测试造成影响，例如芯片接受度测试(WAT，Wafer Acceptance Test)及其它性能测试等。为了避免SPICE测试对后续的一些测试造成影响，通常在半导体晶片上制备一些器件专门供SPICE测试使用，并且为了节约晶片面积，通常来说，所述专门供SPICE测试用的器件制备在半导体晶片的切割道(Scribe Line)上。所谓切割道，是将半导体晶片中的每两个芯片单元隔开，并且在后续的切割步骤中，半导体晶片是沿着切割道进行切割的。

为了精确地得到元器件的SPICE模型，希望收集的数据越多越好，因而也需要可供测试的器件越多越好。然而可供SPICE测试使用的晶片面积是有限的，因此，如何在有限的晶片面积上放置更多的器件，已成为业界需要解决的技术问题。以MOS器件来说，为了在有限的晶片面积上放置更多的MOS器件，目前提出了MOS器件的几种SPICE测试结构。

请参考图1，图1为现有的第一种MOS器件的SPICE测试结构的电路原理图，如图1所示，该SPICE测试结构包括多个MOS器件，所述多个MOS器件制备在一个切割道上，所述多个MOS器件的栅极(G₁～G₂₂)连接在一起(其中G₅～G₂₁未在图中示出)，并且接在同一个引脚P₂上；且所述多个MOS器件的衬底(B₁～B₂₂)连接在一起(其中B₅～B₂₁未在图中示出)，并且接在同一个引脚P₁上；同时，所述多个MOS器件中的相邻MOS器件共用源极和漏极，即第1个MOS器件的源极S₁同时是第2个MOS器件的漏极D₂，第2个MOS器件的源极S₂同时是第3个MOS器件的漏极D₃，第3个MOS器件的源极S₃同时是第4个MOS器件的漏极D₄，第4个MOS器件的源极S₄同时是第5个MOS器件的漏极D₅，依此类推，第21个MOS器件的源极S₂₁同时是第22个MOS器件的漏极D₂₂。因此，当每个切割道的面积可以放置25个引脚(pad)(P₁～P₂₅)时(其中P₉～P₂₄未在图中示出)，采用第一种MOS器件的SPICE测试结构可以在每个切割道上放置22个MOS器件。其原理为：