[发明专利]半导体器件

说明书

相关申请的交叉引用

本申请要求2010年5月27日提交的韩国专利申请No.10-2010-0049604的优先权，其全部内容通过引用包括在本文中。

技术领域

本发明的示例性实施例涉及用于设计半导体器件的技术，更具体而言涉及包括延迟锁定环(DLL)的半导体器件。

背景技术

正在开发半导体存储器件以使其具有增加的操作速度和高集成度。为了增加操作速度，已开发了同步半导体存储器件。同步半导体存储器件与从外部施加的外部时钟信号同步操作。同步半导体存储器件利用延迟锁定环(DLL)来输出与外部时钟信号的上升沿和下降沿同步的数据。延迟锁定环产生内部时钟信号，所述内部时钟信号是通过将外部时钟信号延迟锁定了在电路内部实际发生的延迟时间而获得的信号。

图1是描述已知的半导体存储器件的结构的框图。

参见图1，半导体存储器件100包括输入缓冲器110、第一输出驱动器120、第二输出驱动器130和延迟锁定环140。输入缓冲器110可以被包括在输入路径中，且输入缓冲器110接收并缓冲外部时钟信号CLK及CLKB并输出内部时钟信号INCLK。第一输出驱动器120可以被包括在输出路径中，且第一输出驱动器120将从存储单元(未示出)输出的数据DATA与例如延迟锁定内部时钟信号DLLCLK同步输出。第二输出驱动器130将从第一输出驱动器120输出的数据DATA输出至数据焊盘DQ。延迟锁定环接收内部时钟信号INCLK，并通过以反映实际上可以由输入缓冲器110引起的第一延迟时间tD1和实际上可以由第一输出驱动器120及第二输出驱动器130引起的第二延迟时间tD2的方式将内部时钟信号INCLK延迟，来产生延迟锁定内部时钟信号DLLCLK。

图2是描述图1的半导体存储器件100的框图。

参见图2，输入缓冲器110接收从外部输入的外部时钟信号CLK和CLKB，产生可以是单端信号的内部时钟信号INCLK，并且将产生的内部时钟信号INCLK输出至延迟锁定环140。

第一输出驱动器120可以包括预驱动器，且第二输出驱动器130可以包括主驱动器。在这种情况下，数据DATA经由第二输出驱动器130被输出至数据焊盘DQ。与此同时，第二输出驱动器130可以包括离片驱动器(off chip driver，OCD)。

延迟锁定环140包括延迟线141、第一复制延迟单元143、第二复制延迟单元145、相位比较器147以及延迟控制器149。延迟线141将内部时钟信号INCLK可变地延迟第三延迟时间tD3，并输出延迟锁定内部时钟信号DLLCLK。第一复制延迟单元143将延迟锁定内部时钟信号DLLCLK延迟建模的第二延迟时间tD2，并输出第一反馈时钟信号FBCLK1。第二复制延迟单元145将第一反馈时钟信号FBCLK1延迟建模的第一延迟时间tD1，并输出第二反馈时钟信号FBCLK2。相位比较器147将内部时钟信号INCLK的相位与第二反馈时钟信号FBCLK2的相位进行比较。延迟控制器149响应于相位比较器147的输出信号，来控制延迟线141的第三延迟时间tD3。

在下文中，将描述具有上述结构的半导体存储器件100的示例性操作。

一旦外部时钟信号CLK及CLKB在输入缓冲器110中经缓冲之后作为内部时钟信号INCLK被传送至延迟线141，则延迟线141将内部时钟信号INCLK延迟与默认值相对应的第三延迟时间tD3，并输出延迟锁定内部时钟信号DLLCLK。

在此情形下，第一复制延迟单元143接收反馈信号即延迟锁定内部时钟信号DLLCLK，并将延迟锁定内部时钟信号DLLCLK延迟建模的第二延迟时间tD2以输出第一反馈时钟FBCLK1。此外，第二复制延迟单元145将第一复制延迟单元143的输出信号FBCLK1延迟建模的第一延迟时间tD1，并输出第二反馈时钟FBCLK2。

然后，相位比较器147将从输入缓冲器110输出的内部时钟信号INCLK的相位与从第二复制延迟单元145输出的第二反馈时钟FBCLK2的相位进行比较，并且延迟控制器149响应于相位比较器147的比较结果来产生用于控制第三延迟时间tD3的控制信号CTR。

延迟线141响应于控制信号CTR，将内部时钟信号INCLK延迟第三延迟时间tD3，并输出延迟锁定内部时钟信号DLLCLK。