[发明专利]基于AXI总线的数字电视SoC的存储控制方法

说明书

技术领域

本发明属于一种显示处理的存储控制方法，具体涉及一种基于AXI总线的数字电视SoC的存储控制方法。

背景技术

现代的数字电视芯片的发展趋势是具有嵌入式处理器、复合视频解码器、数字视频解码器、视频去隔行处理器、画质提升处理器、网络接口以及USB接口等这样的部件的大规模片上系统SoC。大规模片上系统SoC带来集成度的提高也促进了设计规模的快速增长，而要实现这种大规模的芯片组件之间的连接与通信就需要遵循统一的片上总线互联标准，而目前主要用于面向高性能、高带宽且低延迟的片内总线为遵循AMBA3.0总线协议的AXI总线，加上对于数字电视SoC芯片的规模扩大，对视频数据处理的存储速度，容量要求越来越高，因此需要像DDR2 SDRAM或更高的存储系统如DDR3 SDRAM等来满足芯片的数据存储需求。

目前数字电视SoC芯片中用于数据控制的DDR1/2/3SDRAM控制器是成熟的IP核，可以快速集成进大规模片上系统SoC芯片中，且通过此IP核控制其存储数据的DDR1/2/3 SDRAM，将这些存储数据用数据通信的方式在3D复合视频信号解码器和数字视频去隔行处理器这些IP核和DDR1/2/3SDRAM之间进行相互数据存储和传输，这三个IP核通过AXI总线连接，但是现在这些IP核之间的通过数据通信实现数据存储的AXI总线的控制系统的控制方法，对于提高总线带宽以及满足数据存储方面的效率很低，主要是在满足复合视频信号3D解码器和视频去隔行处理器实时存储视频数据的需要方面，由此控制这些IP核之间的数据通信，满足数据存储的需求，提高总线带宽利用率以及DDR1/2/3SDRAM的存储效率是一个需要解决的重要问题。

发明内容

为了克服上述现有技术存在的不足，本发明的目的在于提供一种基于AXI总线的数字电视SoC的存储控制方法，通过设计高效稳定的AXI总线控制系统将复合视频信号3D解码器、视频去隔行处理器和DDR1/2/3SDRAM控制器三者互联，能满足复合视频信号3D解码器和视频去隔行处理器实时存储视频数据的需要，由此提高了总线带宽利用率以及DDR1/2/3SDRAM的存储效率。

为了达到上述目的，本发明所采用的技术方案是：

基于AXI总线的数字电视SoC的存储控制方法：

步骤1：在该SoC芯片的复合视频信号3D解码器TV_decoder中的第一AXI总线主接口AXI_master_1内设置数据处理模块1，以及在该总线主接口AXI_master_1内设置第一内部仲裁器Arbitrate_1，还有在该SoC芯片的视频去隔行处理器Poster中的第二AXI总线主接口AXI_master_2内设置信号处理模块2，以及在该总线主接口AXI_master_2内设置第二内部仲裁器Arbitrate_2，在该SoC芯片的AXI总线的控制系统中，该控制系统中的AXI总线互联器AXI_Interconnecter中加入四个先入先出FIFO缓存，分别为写命令先入先出缓存WRcmd_FIFO、写数据先入先出缓存WR_FIFO、读命令先入先出缓存RDcmd_FIFO以及读数据先入先出缓存RD_FIFO，而该AXI总线互联器AXI_Interconnecter中的AXI内部仲裁器AXI_arbitrate内设置状态迁移模块3，另外在该SoC芯片的DDR1/2/3SDAM控制器DDR1/2/3Controller中设置AXI总线从接口AXI_Slave；

步骤2：在12C总线控制系统12C_Man利用串行数据信号SDL和串行时钟信号SCL的控制作用下，将模拟CVBS信号/模拟S-Video信号通过模拟前端AFE转换为对应的数字CVBS信号/数字S-Video信号，随后将该数字CVBS信号/数字S-Video信号发送到复合视频信号3D解码器TV_decoder中，复合视频信号3D解码器TV_decoder先将数字CVBS信号/数字S-Video信号作为8位字符输入流I_DATA[7:0]传送入第一AXI总线主接口AXI_master_1内的数据处理模块1；