[发明专利]集成电路结构

说明书

技术领域

本发明涉及集成电路，且特别涉及一种含集成电路芯片及封装基板的封装集成，以及其制造方法。

背景技术

现今集成电路形成于半导体芯片上。为了增加产能及降低制造成本，集成电路制造在半导体晶片中，每一晶片中含有大量相同的半导体芯片。待集成电路制造完毕后，自晶片切割下半导体芯片并将其封装以作使用。

在一般封装工艺中，首先将半导体芯片(公知技术中也称为裸片)贴附(attach)于封装基材上。此步骤包含以物理方式将半导体芯片固定于封装基材上，及将半导体芯片上的连接垫与封装基材上的连接垫相连接，且更使用底部填充材料(通常包含环氧树脂)使接合更为固定。半导体芯片之间可使用倒装芯片连接或导线连接来作接合。所得的封装体称为球栅阵列(ball grid array，BGA)模块。可整合许多不同功能的芯片于同一球栅阵列模块中，以形成系统级封装(system-in-package)模块。

图1及图2显示半导体芯片100封装至封装基材110上于各种中间阶段的剖面图。半导体芯片100包含凸块102及其上的助熔剂(flux)104。封装基材110包含焊料凸块112。凸块102的位置及节距与焊料凸块112的位置及节距彼此互相准确对齐。然而，既然封装基材110(及/或半导体芯片100)具有多层不同材料的膜层，焊料凸块112可能会因多层结构所产生的应力造成其位置偏移(position shift)(如箭头114所示)而造成应力产生于这些叠层中。位置偏移会造成焊料凸块112彼此之间的节距改变，而与预设值有所差异。因此，如图2所示，当半导体芯片100及封装基材110互相接合时，凸块102及焊料凸块112未能准确对齐，造成有更多应力施加至半导体芯片100，且当某些凸块102与其所对应的焊料凸块112完全错位(fully disalignment)时，可能会造成短路。

发明内容

为克服现有技术中的缺陷，本发明提供一种集成电路结构，包括：一第一工件，择自由下列组成的群组：一半导体芯片及一封装基材，其中此第一工件包含：多个第一凸块下金属，分布于此第一工件的主要表面上；以及多个第一金属凸块，其中每一第一金属凸块直接位于一个此第一凸块下金属上并与其电性连接，其中所述多个第一凸块下金属及多个第一金属凸块之间的配置具有一叠对补偿，且至少一部分的第一凸块下金属与其对应的此第一金属凸块具有错位。

本发明也提供一种集成电路结构，包括：一半导体芯片，包含多个第一凸块下金属分布于此半导体芯片的主要表面上；一封装基材，包含多个第二凸块下金属分布于此封装基材的主要表面上；以及多个含铜凸块，且每一含铜凸块通过焊接方式与所述多个第一凸块下金属或所述多个第二凸块下金属其中一者电性连接，并通过非焊接方式与另一者电性连接，且其中所述多个含铜凸块与所述多个第一凸块下金属或所述多个第二凸块下金属之间具有一叠对补偿。

本发明还提供一种集成电路结构，包括：一半导体芯片及一封装基材，包含：多个凸块下金属，分布于此半导体芯片的主要表面上；以及多个金属凸块，其中至少一部分的多个凸块下金属与其下方所对应的金属凸块错位，且其中靠近此半导体芯片中央的金属凸块与其下方所对应的金属凸块的错位较远离此半导体芯片中央的金属凸块大。

本发明具有众多优点，例如可消除半导体芯片上及封装基材上凸块不对齐的情况，且此解决方法不需增加制造成本，既然其仅包含进行一测量步骤，剩余步骤均可由步进曝光机台自动化完成。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，进行详细说明。

附图说明

图1及图2显示传统接合工艺接合半导体芯片及封装基材于各种中间阶段的剖面图；

图3A至图7显示依照本发明实施例凸块制造于各种中间阶段的俯视图及剖面图；

图8显示半导体基材的俯视图，其中所凸块使用叠对补偿形成；

图9显示接合半导体芯片及封装基材；

图10掩饰半导体芯片及封装基材的剖面图，其中半导体芯片及封装基材的凸块皆使用叠对补偿形成；

图11显示半导体芯片的俯视图，其中凸块在X及Y方向皆使用叠对补偿；

图12显示半导体芯片的俯视图，其中在形成凸块时施予叠对补偿使其旋转；

图13显示叠对补偿使用于整个晶片上的半导体芯片，其中凸块位置整体转移；

图14显示叠对补偿使用于整个晶片上的半导体芯片，其中凸块位置整体旋转；

图15显示叠对补偿使用于整个晶片上的半导体芯片，其中凸块位置整体偏移。