[发明专利]一种基于阻塞控制的单稳态电路

权利要求书

1.一种基于阻塞控制的单稳态电路，其特征在于，该单稳态电路包括：第一PMOS晶体管(P1)、第二PMOS晶体管(P2)、两个传输门(T1、T2)、电容(N1)和三个反相器(I1、I2、I3)；

所述第一PMOS晶体管(P1)的源极连接电源电压，其漏极与所述第二PMOS晶体管(P2)的源极相连，其栅极受控于输入电压；

所述第PMOS晶体管(P2)的栅极受控于所述反相器(I2)输出端的信号，其漏极与所述传输门(T1)输出端、所述反相器(I1)的输入端及所述电容(N1)的一端相连；

所述电容(N1)的另一端接地；

所述反相器(I1)的输出端与所述传输门(T2)的输入端相连；所述传输门(T2)的输出端与所述反相器(I2)的输入端相连；所述反相器(I2)的输出端与所述反相器(I3)的输入端相连；

所述反相器(I3)的输出端是所述单稳态电路的输出端(VOUT)，并且该输出端被反馈连接至所述传输门(T1)的输入端；

所述传输门(T1、T2)分别受控于传输门(T1、T2)控制端的输入信号，使得在同一时间只有一个传输门导通以实现阻塞控制。

2.根据权利要求1所述的基于阻塞控制的单稳态电路，其特征在于，所述电容(N1)是MOS电容，所述MOS电容的栅极与所述传输门(T1)的输出端、所述反相器(I1)的输入端及所述第二PMOS晶体管(P2)的漏极相连，所述MOS电容的源极和漏极相连并接地。

3.根据权利要求1所述的基于阻塞控制的单稳态电路，其特征在于，所述基于阻塞控制的单稳态电路中还包括一个反相器(I4)，所述反相器(I4)的输出端与所述反相器(I2)的输入端相连，所述反相器(I4)的输入端与所述反相器(I2)的输出端相连。

4.根据权利要求1所述的基于阻塞控制的单稳态电路，其特征在于，所述传输门(T2)采用NMOS结构，所述基于阻塞控制的单稳态电路中还包括一个或非门和反相器(I5)，所述或非门的一个输入端与所述反相器(I2)的输入端连接，所述或非门的另一个输入端连接时钟信号(CLK)，所述或非门的输出为信号(NCLK1)，该信号与反相器(I5)输入端连接，所述反相器(I5)的输出信号为(CLK1)，所述信号(CLK1)作为所述传输门(T2)控制端的输入信号控制所述传输门(T2)。

5.根据权利要求1所述的基于阻塞控制的单稳态电路，其特征在于，所述传输门(T2)采用CMOS结构，所述基于阻塞控制的单稳态电路中还包括一个或非门和反相器(I5)，所述或非门的一个输入端与所述反相器(I2)的输入端连接，所述或非门的另一个输入端连接时钟信号(CLK)，所述或非门的输出信号为(NCLK1)，该信号与反相器(I5)输入端连接，所述反相器(I5)的输出信号为(CLK1)，所述信号(NCLK1)和信号(CLK1)作为所述传输门(T2)控制端的输入信号控制所述传输门(T2)。

6.根据权利要求1所述的基于阻塞控制的单稳态电路，其特征在于，所述传输门(T2)采用PMOS结构，所述基于阻塞控制的单稳态电路中还包括一个或非门，所述或非门的一个输入端与所述反相器(I2)的输入端连接，所述或非门的另一个输入端连接时钟信号(CLK)，所述或非门的输出信号为(NCLK1)，所述信号(NCLK1)作为所述传输门(T2)控制端的输入信号控制传输门(T2)。

7.根据权利要求1、4、5或6中任一项所述的基于阻塞控制的单稳态电路，其特征在于，所述基于阻塞控制的单稳态电路中还包括一个NMOS晶体管(N2)和一个反相器(I6)，所述反相器(I6)的输入端与该单稳态电路的输出端(VOUT)相连，所述反相器(I6)的输出端与所述NMOS晶体管(N2)的栅极相连，所述NMOS晶体管(N2)的源极接地，所述NMOS晶体管(N2)的漏极与所述传输门(T1)的输入端相连。