[发明专利]MPEG-4的解码系统硬件电路

权利要求书

1.MPEG-4的解码系统硬件电路，利用DSP作为主机和FPGA仿时序，完成Vw2010初始化和控制、MPEG-4播放的功能，其特征在于所有的微代码都通过HIU下载Vw2010通过HIU与外部主机通信，设置芯片rom_data[6:0]引脚为0000011，即rom_data[2]-rom_data[6]引脚接下拉电阻10k置低位，rom_data[0]，rom_data[1]引脚悬空置高位。

2.根据权利要求1所述MPEG-4的解码系统硬件电路，其特征在于Vw2010是完成音视频编解码的主要芯片，Vw2010是实时MPEG-1，MPEG-2和MPEG-4音视频系统编解码芯片，视频编码部分接收未压缩的ITU-R.BT.656数字视频信号，压缩后为网络应用提供TS(MPEG)传输流，视频解码部分接收符合标准的MPEG或其他数据TS流，输出ITU-R.BT.656数字视频；音频编码部分接收未压缩的I2S数字音频信号，压缩到MPEG中；音频解码部分接收MPEG数据，分离出音频信号并输出I2S数字音频信号，Vw2010支持3种启动码导入模式：ROM导入，I2C导入和主机导入；所有3种模式向主RISC处理器、编解码器CPU导入的微码都是先置于解码器的SDRAM中；采用主机导入模式，外部主机通过主机接口能够访问Vw2010芯片内部硬件寄存器和编解码器SDRAM；主机接口内部拥有中断控制器用于管理来自芯片内部各个独立工作模块的中断信号，片内A/V缓存器和各个FIFO，以及允许外部主机来确定中断源；主机接口还允许外部主机重置芯片内部编解码器和主RISC处理器等各个独立模块；主机接口能够灵活响应DMA请求，主机接口内部包含一系列内部寄存器，这些内部寄存器保存着用于A/V捕获和编码处理的相关参数，用于启动和停止编解码器操作。

3.根据权利要求1所述MPEG-4的解码系统硬件电路，其特征在于主机接口具有读写芯片内部硬件寄存器的I/O通道，主机通过发送寄存器读写命令获得访问权限；访问寄存器命令由2部份构成，HIU命令码和寄存器地址码；微码下载：主机接口提供了往芯片内编解码器的CPU和主RISC处理器下载微码的通道；微码的下载类似于寄存器访问和SDRAM访问，他需要HIU的命令，HIU提供的带宽必须能区分出写入带宽和内部寄存器带宽间指令长度存在的差异。