[发明专利]层迭封装堆栈式集成电路封装系统及其制造方法

说明书

技术领域

本发明大致涉及集成电路封装系统，且尤其涉及层迭封装(package-on-package)堆栈的系统。

背景技术

为了形成当前的半导体封装而将半导体芯片接置在衬底(substrate)或插入件(interposer)时，该衬底或插入件通常由塑料材料或陶瓷材料制成。该些材料尤其优先使用于芯片组装技术采用倒装芯片(flip-chip)方法的情况，该倒装芯片方法利用焊球(solder ball)建立芯片与衬底/插入件之间的电性连接。当后续在封装上施加大幅波动的温度或湿度的情况下使用或测试该已组装的器件时，可能会出现显着的失效率(failure rate)，特征为破裂(crack)，尤其是在焊点(solder joint)处破裂，以及封装元件脱层(delamination)。

出于缩小如手持电话的电子产品中组装半导体器件所需的板面积的考虑，当前的半导体器件经常在封装中使用垂直堆栈芯片。该芯片堆栈往往包含尺寸显着不同的芯片，并且通常利用引线键合(wirebonding)技术组装至由塑料或陶瓷材料制成的插入件上。随后，将该插入件上的堆栈组装至衬底上，该衬底具有焊球，以供与外部元件互连。在温度循环和高湿度情况下针对该器件观察发现，由于焊点破裂或元件脱层而造成的可靠性失效率特别高。

为了将集成电路接合至其它电路，通常将该集成电路接置在引线框架(lead frame)或衬底上。各集成电路都具有焊垫(bonding pad)，分别通过极细的金线或铝线连接至引线框架的引脚指垫(lead fingerpad)。接着在模塑塑料或陶瓷体中分别囊装(encapsulate)该些元件，从而形成集成电路封装。

随着集成电路封装技术的发展，单一电路板或衬底上接置的集成电路数目不断增加。新的封装设计在形状因子(form factor)上，例如集成电路的物理尺寸或形状上，更为紧凑，并显着提高了集成电路的总体密度。不过，集成电路密度一直受限于衬底上可用于接置各集成电路的“实际空间(real estate)”。更大型形状因子的系统，例如个人电脑、计算服务器、以及存储服务器在相同或更小的“实际空间”中需要更多的集成电路。更为严重的是，对便携式个人电子设备，例如手机、数码相机、音乐播放器、个人数字助理(PDA)以及基于位置器件的需求进一步推动了对集成电路密度的需求。

集成电路密度的增加促进了多芯片封装的发展，该多芯片封装中可封装有多个集成电路。各封装向各集成电路提供机械支持，并提供一层或多层互连线，以将该些集成电路电性连接至周围电路。目前的多芯片封装，通常也称作多芯片模块(multi-chip module)，通常包括PCB衬底，其上直接接置一组独立集成电路元件。已发现这样的多芯片封装增加了集成电路密度、促进了集成电路的微型化、提升了信号传播速度、降低了集成电路的总体尺寸和重量、改善了性能并降低了成本-即计算器产业的全部主要目标。

无论是垂直布局或是水平布局的多芯片封装都存在问题，因为它们通常必须在集成电路和集成电路连接能够测试之前预先组装好。因此，当在多芯片模组中接置并连接集成电路时，无法单独测试各集成电路和连接，并且在组装进大型电路之前无法识别确认好的裸片(known-good-die；KGD)。因此，该无法识别确认好的裸片的制造工艺不太可靠并且更容易产生组装缺陷。

而且，典型多芯片封装中，垂直堆栈集成电路出现的问题超过水平布局集成电路封装的问题，从而使得制造工艺更加复杂化。因此更加难以测试并确定各集成电路的实际失效模式。此外，在组装或测试期间，衬底和集成电路经常被损坏，从而使制造工艺复杂化并增加了成本。该垂直堆栈集成电路存在的问题多于其优点。

封装堆栈还存在设计局限。在许多堆栈结构中，顶部封装在中心区域不能够有系统互连，因为该区域通常被下层器件的塑料封装罩体占用。为追求更多的集成功能，该局限可能阻碍使用该封装类型的设计。长期以来，封装重叠一直是额外互连的障碍，它在围绕封装外部具有大量互连的器件中是个问题。

因此，仍然需要层迭封装堆栈式集成电路封装系统以提供具有高良率(yield)的更小与更可靠的封装。鉴于消费者电子产品日益缩小的尺寸以及在有限空间中对更复杂功能的需求，发现这些问题的答案变得极为迫切。鉴于日益加剧的商业竞争压力以及不断增长的消费者预期和市场上产品差异化的日渐缩小，发现这些问题的答案变得更为迫切。此外，降低成本、提高性能以及应付竞争压力的持续需要更增加了发现上述问题的答案的紧迫性。